特許

J-GLOBAL ID：201103089367307727

乗算装置

発明者： 伊藤 仁一
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：特許公報
出願番号（国際出願番号）：特願2000-004366
公開番号（公開出願番号）：特開2001-195235
特許番号：特許第4282193号
出願日： 2000年01月13日
公開日（公表日）： 2001年07月19日
請求項（抜粋）：

【請求項1】 多ビット乗数と多ビット被乗数との乗算を行なうための乗算装置であって、 前記乗数をブースアルゴリズムに従ってデコードして複数の選択制御信号を生成するためのブースエンコーダ、 前記ブースエンコーダからの複数の選択制御信号各々と前記多ビット被乗数とから複数の部分積を生成するブース選択回路、および 前記ブース選択回路の生成する複数の部分積をツリー状に加算して部分積数を順次低減して最終中間乗算値を生成するための中間積生成回路を備え、前記中間積生成回路は、前記多ビット乗数の所定のビット位置で2つの分割アレイに分割される分割アレイ構造を有し、前記2つの分割アレイが、個別に前記最終中間乗算値をそれぞれ生成し、かつ前記分割アレイの各々は、前記ツリー状に加算するように配置される複数段の加算回路およびブース選択回路を含み、 前記中間積生成回路からの前記最終中間乗算値を加算して前記多ビット乗数と前記多ビット被乗数の乗算値を生成する最終加算回路を備え、 前記分割アレイは、前記複数の選択制御信号の伝達方向と直交する方向に整列して配置され、 前記最終加算回路は前記分割アレイの間に配置され、 前記分割アレイ各々の加算回路のツリーアレイは前記最終加算回路へ向かう方向に沿ってツリー状に加算を行なう、乗算装置。

IPC (1件)：

G06F 7/533 ( 200 6.01)

FI (1件)：

G06F 7/533 A

引用特許：

審査官引用 (2件)

• 乗算装置
  公報種別：公開公報   出願番号：特願平8-040111   出願人：三菱電機株式会社
• ディジタル乗算器
  公報種別：公開公報   出願番号：特願平8-231336   出願人：ソニー株式会社