特許
J-GLOBAL ID:201103089799792782
半導体装置及び半導体装置の作製方法
発明者:
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2010-164574
公開番号(公開出願番号):特開2011-044702
出願日: 2010年07月22日
公開日(公表日): 2011年03月03日
要約:
【課題】半導体装置の開口率を向上することを課題の一とする。【解決手段】同一基板上に駆動回路部と、表示部(画素部ともいう)とを有し、当該駆動回路部は、ソース電極及びドレイン電極が金属によって構成され且つチャネル層が酸化物半導体によって構成された駆動回路用チャネルエッチ型薄膜トランジスタと、金属によって構成された駆動回路用配線とを有し、当該表示部は、ソース電極層及びドレイン電極層が酸化物導電体によって構成され且つ半導体層が酸化物半導体によって構成された画素用チャネル保護型薄膜トランジスタと、酸化物導電体によって構成された表示部用配線とを有する半導体装置である。半導体装置に設けられる該薄膜トランジスタは多階調マスクによって形成されたレジストマスクを用いて作製する。【選択図】図1
請求項(抜粋):
同一基板上に第1の薄膜トランジスタを有する画素部と第2の薄膜トランジスタを有する駆動回路を有し、
前記第1の薄膜トランジスタは、基板上にゲート電極層と、
前記ゲート電極層上にゲート絶縁層と、
前記ゲート絶縁層上に膜厚の薄い領域を周縁に有する酸化物半導体層と、
前記酸化物半導体層の一部と接する第1の酸化物絶縁層と、前記第1の酸化物絶縁層及び前記酸化物半導体層上にソース電極層及びドレイン電極層と、
前記第1の酸化物絶縁層上に画素電極層とを有し、
前記第1の薄膜トランジスタの前記ゲート電極層、前記ゲート絶縁層、前記酸化物半導体層、前記ソース電極層、前記ドレイン電極層、前記第1の酸化物絶縁層、及び前記画素電極層は透光性を有し、
前記第2の薄膜トランジスタのソース電極層及びドレイン電極層は、第2の酸化物絶縁層で覆われ、前記第1の薄膜トランジスタの前記ソース電極層及び前記ドレイン電極層と材料が異なり、前記第1の薄膜トランジスタの前記ソース電極層及び前記ドレイン電極層よりも低抵抗の導電材料であることを特徴とする半導体装置。
IPC (4件):
H01L 29/786
, H01L 21/336
, G09F 9/30
, G09F 9/00
FI (6件):
H01L29/78 612B
, H01L29/78 618B
, H01L29/78 612C
, H01L29/78 627C
, G09F9/30 338
, G09F9/00 338
Fターム (65件):
5C094AA05
, 5C094AA13
, 5C094AA21
, 5C094BA03
, 5C094BA43
, 5C094DA15
, 5C094DB04
, 5C094FB14
, 5C094GB10
, 5F110AA16
, 5F110BB02
, 5F110CC07
, 5F110DD01
, 5F110DD02
, 5F110DD03
, 5F110DD04
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110EE07
, 5F110EE30
, 5F110EE43
, 5F110EE44
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF28
, 5F110FF30
, 5F110GG01
, 5F110GG25
, 5F110GG43
, 5F110GG57
, 5F110GG58
, 5F110HK02
, 5F110HK03
, 5F110HK04
, 5F110HK07
, 5F110HK21
, 5F110HK22
, 5F110HL07
, 5F110HL22
, 5F110HL23
, 5F110NN03
, 5F110NN12
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN25
, 5F110NN27
, 5F110NN33
, 5F110NN34
, 5F110NN36
, 5F110NN40
, 5F110NN72
, 5F110NN73
, 5F110NN78
, 5F110QQ02
, 5F110QQ19
, 5G435AA16
, 5G435AA17
, 5G435BB12
, 5G435HH13
, 5G435KK05
, 5G435KK10
引用特許:
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