特許

J-GLOBAL ID：201103090161922105

半導体装置及びその作製方法

発明者： 秋元 健吾
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2010-210343
公開番号（公開出願番号）：特開2011-097032
出願日： 2010年09月21日
公開日（公表日）： 2011年05月12日
要約：

【課題】安定した電気特性を持つ、酸化物半導体を用いた薄膜トランジスタを有する、信頼性の高い半導体装置の作製方法の提供を目的の一とする。【解決手段】酸化物半導体をチャネル形成領域に用いたトランジスタを有する半導体装置の作製において、酸化物半導体膜を形成した後、水分、ヒドロキシ基、または水素などを吸蔵或いは吸着することができる金属、金属化合物または合金を用いた導電膜を、絶縁膜を間に挟んで酸化物半導体膜と重なるように形成する。そして、該導電膜が露出した状態で加熱処理を行うことで、導電膜の表面や内部に吸着されている水分、酸素、水素などを取り除く活性化処理を行う。【選択図】図1

請求項（抜粋）：

絶縁表面上において、ゲート電極上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上に酸化物半導体膜を形成し、 前記酸化物半導体膜上にソース電極及びドレイン電極を形成し、 前記酸化物半導体膜、前記ソース電極及び前記ドレイン電極上に、前記酸化物半導体膜と接する酸化物絶縁膜を形成し、 前記ゲート電極及び前記酸化物半導体膜と重なる位置において、前記酸化物絶縁膜上にバックゲート電極を形成し、 前記バックゲート電極が露出した状態で加熱処理を行い、 前記加熱処理を行った後、前記バックゲート電極上に絶縁膜を形成する半導体装置の作製方法。

IPC (7件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/28 ,  G02F 1/136 ,  H01L 51/50 ,  H05B 33/08 ,  G09F 9/30

FI (10件)：

H01L29/78 627F ,  H01L29/78 617N ,  H01L29/78 618B ,  H01L29/78 617M ,  H01L21/28 301R ,  H01L21/28 301B ,  G02F1/1368 ,  H05B33/14 A ,  H05B33/08 ,  G09F9/30 338

Fターム (127件)：

2H092JA26 ,  2H092JA34 ,  2H092JA35 ,  2H092JA37 ,  2H092JA39 ,  2H092JA40 ,  2H092JA41 ,  2H092JB57 ,  2H092KA02 ,  2H092KA05 ,  2H092KA08 ,  2H092KA12 ,  2H092KA18 ,  2H092MA05 ,  2H092MA08 ,  2H092MA17 ,  2H092MA26 ,  2H092NA24 ,  2H092NA25 ,  2H092PA01 ,  2H092QA07 ,  2H092RA10 ,  3K107AA01 ,  3K107BB01 ,  3K107CC11 ,  3K107CC21 ,  3K107CC23 ,  3K107EE04 ,  3K107FF16 ,  3K107GG26 ,  3K107GG28 ,  4M104AA08 ,  4M104AA09 ,  4M104AA10 ,  4M104BB02 ,  4M104BB04 ,  4M104BB06 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB36 ,  4M104CC01 ,  4M104CC05 ,  4M104DD37 ,  4M104DD78 ,  4M104FF02 ,  4M104FF08 ,  4M104FF17 ,  4M104FF18 ,  4M104GG09 ,  4M104GG14 ,  5C094AA23 ,  5C094AA31 ,  5C094BA43 ,  5C094DA13 ,  5C094DA15 ,  5C094EA10 ,  5C094FB12 ,  5C094FB14 ,  5C094FB20 ,  5C094GB10 ,  5C094HA07 ,  5C094HA08 ,  5C094JA20 ,  5F110AA08 ,  5F110AA14 ,  5F110BB01 ,  5F110CC03 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE11 ,  5F110EE14 ,  5F110EE15 ,  5F110EE23 ,  5F110EE30 ,  5F110EE38 ,  5F110EE44 ,  5F110EE48 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG25 ,  5F110GG43 ,  5F110GG57 ,  5F110GG58 ,  5F110HK01 ,  5F110HK02 ,  5F110HK04 ,  5F110HK06 ,  5F110HK17 ,  5F110HK21 ,  5F110HK33 ,  5F110HK42 ,  5F110HL07 ,  5F110HM04 ,  5F110NN03 ,  5F110NN04 ,  5F110NN12 ,  5F110NN16 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN34 ,  5F110NN35 ,  5F110NN40 ,  5F110NN71 ,  5F110NN72 ,  5F110QQ02

引用特許：

審査官引用 (2件)

• 半導体メモリセル及びそれを用いた半導体メモリアレイ
  公報種別：公開公報   出願番号：特願2008-002346   出願人：パナソニック株式会社
• 半導体素子及びその製造方法
  公報種別：公開公報   出願番号：特願平11-070214   出願人：松下電器産業株式会社