特許
J-GLOBAL ID：200903052735230692

半導体メモリセル及びそれを用いた半導体メモリアレイ

発明者：
加藤 剛久

加藤 剛久 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2008-002346
公開番号（公開出願番号）：特開2009-164473
出願日： 2008年01月09日
公開日（公表日）： 2009年07月23日
要約：
【課題】安定した特性を有する半導体メモリセル、及びそれを用いた高密度な半導体メモリアレイを提供することにある。【解決手段】第1のFET31からなるメモリ素子と、第2のFET32からなる選択スイッチとが直列に接続され、基板1上に積層された半導体膜4及び誘電体膜8が、第1及び第2のFET31、32の共通のチャネル及びゲート絶縁膜を構成している。誘電体膜8上には、第1のFET31の第1のゲート電極9、及び第2のFET32の第2のゲート電極10が形成され、半導体膜4上には、ドレイン電極5及びソース電極6が形成されている。そして、半導体膜4下には、強誘電体膜3を介してバックゲート電極2が形成され、チャネルを構成する半導体膜4の端部は、バックゲート電極2の端部の内側に位置している。【選択図】図1
請求項（抜粋）：
第1の電界効果トランジスタからなるメモリ素子と、第2の電界効果トランジスタからなる選択スイッチとが直列に接続されてなる半導体メモリセルであって、 基板上に積層された半導体膜及び誘電体膜が、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタの共通のチャネル及びゲート絶縁膜を構成しており、 前記誘電体膜上に、前記第1の電界効果トランジスタの第1のゲート電極、及び前記第2の電界効果トランジスタの第2のゲート電極が形成され、 前記半導体膜上であって、前記第1のゲート電極の外側にドレイン電極、前記第2のゲート電極の外方にソース電極がそれぞれ形成され、 前記半導体膜下に、強誘電体膜を介してバックゲート電極が形成されており、 前記チャネルを構成する前記半導体膜の端部は、前記バックゲート電極の端部の内側に位置している、半導体メモリセル。
IPC (6件)：
H01L 21/824 ,  H01L 27/105 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 11/22 ,  H01L 29/786
FI (4件)：
H01L27/10 444A ,  H01L29/78 371 ,  G11C11/22 501A ,  H01L29/78 613B
Fターム (52件)：
5F083FR05 ,  5F083HA02 ,  5F083HA10 ,  5F083JA14 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA42 ,  5F083JA43 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA20 ,  5F083PR22 ,  5F083PR40 ,  5F101BA62 ,  5F101BB02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD33 ,  5F110AA26 ,  5F110BB08 ,  5F110CC01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD04 ,  5F110DD05 ,  5F110EE01 ,  5F110EE02 ,  5F110EE07 ,  5F110EE30 ,  5F110EE42 ,  5F110EE43 ,  5F110FF01 ,  5F110FF03 ,  5F110FF27 ,  5F110FF28 ,  5F110GG04 ,  5F110GG25 ,  5F110HK04 ,  5F110HK07 ,  5F110HL03 ,  5F110HL04 ,  5F110HL23 ,  5F110HL24 ,  5F110HM17 ,  5F110NN02 ,  5F110NN23 ,  5F110NN35 ,  5F110QQ14 ,  5F110QQ19
引用特許：
出願人引用 (1件) 審査官引用 (3件)

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