特許
J-GLOBAL ID：201103091808061863
セグメントデータ処理回路、インタフェースユニット、フレーム伝送装置及びセグメントデータの分配方法
発明者：
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出願人/特許権者：
代理人 (6件)：
青木 篤
, 伊坪 公一
, 樋口 外治
, 榎原 正巳
, 倉地 保幸
, 小林 龍
公報種別：公開公報
出願番号（国際出願番号）：特願2009-198242
公開番号（公開出願番号）：特開2011-049966
出願日： 2009年08月28日
公開日（公表日）： 2011年03月10日
要約：
【課題】フレームを複数のセグメントデータへ分割し、各セグメントデータを複数のスイッチによりスイッチングするとき、スイッチの通過に要するセグメントデータの遅延量のバラツキを低減する。【解決手段】セグメントデータ処理回路12は、各セグメントデータがそれぞれ属するグループ毎に複数のスイッチ間の優先度を記憶する優先度記憶部110-1〜110-mと、受信したセグメントデータが属するグループを識別するグループ識別部41と、セグメントデータのグループについて記憶される優先度が所定条件以上のスイッチを、セグメントデータの分配先として選択するスイッチ選択部114と、選択されたスイッチのセグメントデータのグループについて記憶された優先度を下げる優先度制御部111を備える。【選択図】図14
請求項（抜粋）：
フレームを分割した複数のセグメントデータを前記フレームの宛先へそれぞれスイッチングする複数のスイッチへ、前記複数のセグメントデータをそれぞれ分配するセグメントデータ処理回路であって、
前記セグメントデータがそれぞれ属するグループ毎に前記複数のスイッチ間の優先度を記憶する優先度記憶部と、
受信した前記セグメントデータが属するグループを識別するグループ識別部と、
前記セグメントデータのグループについて記憶される優先度が所定条件以上のスイッチを、前記セグメントデータの分配先として選択するスイッチ選択部と、
選択された前記スイッチの前記セグメントデータのグループについて記憶された優先度を下げる優先度制御部と、
を備えるセグメントデータ処理回路。
IPC (1件)：
FI (3件)：
H04L12/56 200Z
, H04L12/56 F
, H04L12/56 300A
5K030GA03
, 5K030HB17
, 5K030JA05
, 5K030KA05
, 5K030KX11
, 5K030KX29
