特許
J-GLOBAL ID：201103092810308708

遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置

発明者：
鈴木 三佐男

鈴木 三佐男 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について

, 
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 西村 征生
公報種別：特許公報
出願番号（国際出願番号）：特願平11-296709
公開番号（公開出願番号）：特開2001-118385
特許番号：特許第3488152号
出願日： 1999年10月19日
公開日（公表日）： 2001年04月27日
請求項（抜粋）：
【請求項1】 ダミーパターン発生手段を備えて、内部クロックに同期して該内部クロックの2倍の周期のダミーパターンを発生するとともに、内部クロックに同期して前記ダミーパターンをラッチし緩衝してダミーデータとして出力し、前記ダミーデータと外部クロックの位相を比較して位相差が外部クロックの1周期より小さいか又は大きいかに応じて増加し又は減少するとともに位相差が変化しないとき直前の値を保持する制御電圧を発生して、該制御電圧に応じて前記外部クロックを可変遅延して前記内部クロックとして出力する際に、外部コマンドに基づく信号に応じて前記ダミーパターンの出力と前記位相比較の動作を実行し又は停止することを特徴とする遅延同期ループの同期方法。
IPC (3件)：
G11C 11/407 ,  G11C 11/413 ,  H03L 7/00
FI (4件)：
H03L 7/00 D ,  G11C 11/34 354 C ,  G11C 11/34 J ,  G11C 11/34 362 S
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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