特許
J-GLOBAL ID：201103094104195995

デジタル制御出力ドライバ及びインピーダンス整合方法

発明者：
ジェラルド・エル・エッシュ・ジュニア

ジェラルド・エル・エッシュ・ジュニア について


出願人/特許権者：
アバゴ・テクノロジーズ・ジェネラル・アイピー(シンガポール)プライベート・リミテッド

アバゴ・テクノロジーズ・ジェネラル・アイピー(シンガポール)プライベート・リミテッド について


代理人 (3件)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
公報種別：特許公報
出願番号（国際出願番号）：特願平11-313641
公開番号（公開出願番号）：特開2000-151384
特許番号：特許第4430175号
出願日： 1999年11月04日
公開日（公表日）： 2000年05月30日
請求項（抜粋）：
【請求項1】 半導体素子の信号パッド(241)を介して信号を駆動する可変インピーダンス出力ドライバ(200)であって、 該出力ドライバ(200)が、 前記信号パッド(241)に対する出力信号を低状態から高状態に駆動するように構成されたプルアッププリドライバ回路(232)と、 前記信号パッド(241)に対する出力信号を高状態から低状態に駆動するように構成されたプルダウンプリドライバ回路(234)と、 前記信号パッド(241)と前記プルアッププリドライバ回路(232)との間に、各々が互いに電気的に並列に配置された第1の複数の電界効果トランジスタ(FET)と、前記信号パッド(241)と前記プルダウンプリドライバ回路(234)との間に、各々が互いに電気的に並列に配置された第2の複数の電界効果トランジスタ(FET)とからなる電界効果トランジスタ(FET)回路網と、 前記出力ドライバ(200)の出力インピーダンスを制御するための2組の2進カウント値(208a、208b)を生成し、一方の組の2進カウント値(208a)を前記プルアッププリドライバ回路(232)に、他方の組の2進カウント値(208b)を前記プルダウンプリドライバ回路(234)に送るインピーダンス制御回路(250) を備え、 前記第1の複数のFETの各々は互いに幅寸法が異なり、前記第2の複数のFETの各々は互いに幅寸法が異なり、 前記第1の組の2進カウント値(208a)は前記プルアッププリドライバ回路(232)を介して前記第1の複数の電界効果トランジスタ(FET)に送られ、前記第2の組の2進カウント値(208b)は前記プルダウンプリドライバ回路(234)を介して前記第2の複数の電界効果トランジスタ(FET)に送られ、 前記第1の複数のFETのうちの少なくとも2以上のFETの各々が前記第1の組の2進カウント値のそれぞれのビット位置に対応付けられており、前記第2の複数のFETのうちの少なくとも2以上のFETの各々が、前記第2の組の2進カウント値のそれぞれのビット位置に対応付けられており、これらの対応付けは、前記第1及び第2の組の2進カウント値の各組について、各組を構成するビット列の上位ビット位置から下位ビット位置に向かうにしたがって、各ビット位置に対応付けられた前記第1及び第2の複数のFETの各FETの幅寸法が漸進的に小さくなるようにされており、 前記インピーダンス制御回路(250)が、 前記信号パッド(241)上の電圧と第1の電圧とを比較する第1の差動増幅器(260)と、 前記信号パッド(241)上の電圧と第2の電圧とを比較する第2の差動増幅器(274)と、 前記第1の差動増幅器(260)の比較結果にしたがって、前記第1の組の2進カウント値のカウントアップ及びカウントダウンを行う第1のデジタルアップ/ダウンカウンタ(266)と、 前記第2の差動増幅器(274)の比較結果にしたがって、前記第2の組の2進カウント値のカウントアップ及びカウントダウンを行う第2のデジタルアップ/ダウンカウンタ(286) を備え、 前記第1及び第2の組の2進カウント値のそれぞれのビット位置に対応付けられた前記FETの各々は、前記第1及び第2の組の2進カウント値のうちの対応するビット位置のビットが前記第1及び第2のデジタルアップ/ダウンカウンタ(266、286)の前記カウントアップまたはカウントダウンによって1または0に設定されるのに応じてオンまたはオフにされる、可変インピーダンス出力ドライバ。
IPC (1件)：
H03K 19/0175 ( 200 6.01)
FI (2件)：
H03K 19/00 101 F ,  H03K 19/00 101 Q
引用特許：
審査官引用 (7件)
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