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J-GLOBAL ID：201202211434300809   整理番号：12A0273767

スイッチブロックなしの新しいメモリベース再構成可能アーキテクチャのための物理設計法

A Physical Design Method for a New Memory-Based Reconfigurable Architecture without Switch Blocks

著者 (6件)： NAKAMURA Masatoshi (Graduate School of Information Sciences, Hiroshima City Univ.) ,  INAGI Masato (Graduate School of Information Sciences, Hiroshima City Univ.) ,  TANIGAWA Kazuya (Graduate School of Information Sciences, Hiroshima City Univ.) ,  HIRONAKA Tetsuo (Graduate School of Information Sciences, Hiroshima City Univ.) ,  SATO Masayuki (Taiyo Yuden Co., Ltd) ,  ISHIGURO Takashi (Taiyo Yuden Co., Ltd)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E95-D  号： 2  ページ： 324-334 (J-STAGE)  発行年： 2012年 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,新しいメモリベースプログラマブルロジック素子(MPLD)の配置および経路選定方式を提案し,ベンチマーク回路を配置し経路選定することによりその能力を確認した。MPLDは,論理エレメントおよび/または経路選定エレメントとして使用することができる,複数のルックアップテーブル(MLUTs)で構成されているが,フィールドプログラマブルゲートアレイ(FPGA)は,LUT(論理エレメント)およびスイッチブロック(経路選定エレメント)で構成されている。MPLDは,柔軟性と面積効率のため,FPGAに比べてより効率的にロジック回路を含んでいる。しかしながら,MPLDに対し,既存のFPGAの配置および経路選定アルゴリズムを直接適用すると,配置される論理セルが集まりすぎ,論理セル間の経路選定領域の不足を引き起こすことになる。著者等のシミュレーテッドアニーリングベースの手法では,コスト関数に基づく論理セル間の詳細な配線混雑と近さを考慮し,経路選定のための領域を予約する。実験では,著者等の手法は,配線混雑を減少させ,31回路から27回路を正常に配置しかつ経路づけし,FPGAの公知の方法である汎用性の配置経路付けツール(VPR)使用では31回路中13回路が配置または経路付することができなかった。(翻訳著者抄録)

シソーラス用語： 物理学 ,  設計 ,  PLD【IC】 ,  *配置 ,  FPGA ,  回路設計
準シソーラス用語： コスト関数 ,  プログラマブルロジック素子 ,  *経路選定アルゴリズム ,  *再構成可能アーキテクチャ ,  *物理設計

分類 (1件)： 汎用演算制御装置  (JC04020N)

引用文献 (15件)：

• BROWN, S. Field-Programmable Gate Arrays. 1992
• MARRAKCHI, Z. FPGA Interconnect topologies exploration. Int. J. Reconfigurable Computing. 2009, 2009, 1-13
• HIRAKAWA, N. A PLD Architecture for high performance computing. Proc. 2008 Int. Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems. 2008, 35-42
• TANIGAWA, K. Memory array based PLD architecture for high-density logic mapping-Implementation of first demo chip. Proc. COOL chips XIV, poster 1, 2011. 2011
• BETS, V. VPR : A new packing, placement and routing tool for FPGA research. Proc. IEEE FPL 1997. 1997, 213-222

タイトルに関連する用語 (2件)： 再構成可能アーキテクチャ ,  物理設計