特許
J-GLOBAL ID：201203010124002300

抵抗メモリのコントロールされた局在的欠陥パス

発明者：
チェン,トニー

チェン,トニー について

, 
ミラー,マイケル

ミラー,マイケル について

, 
ファタク,プラシャント

ファタク,プラシャント について


出願人/特許権者：
インターモレキュラー,インコーポレーテッド

インターモレキュラー,インコーポレーテッド について


代理人 (2件)： 高岡 亮一 ,  小田 直
公報種別：公表公報
出願番号（国際出願番号）：特願2012-503631
公開番号（公開出願番号）：特表2012-523119
出願日： 2010年03月30日
公開日（公表日）： 2012年09月27日
要約：
第1の電極上に金属酸化物層を形成する第1の電極を形成することと、金属酸化物の表面の露出部域および隠蔽部域を生成するために金属酸化物層をマスキングすることと、金属酸化物の露出部域を変化させ、露出部域の下方の局在的欠陥パスを生成することとを備えるコントロールされた局在的欠陥パスを形成する方法を含む、抵抗メモリのコントロールされた局在的欠陥パスが記載される。【選択図】図1
請求項（抜粋）：
第1の電極を形成することと、 前記第1の電極の金属酸化物層を形成することと、 前記金属酸化物層の表面の露出部域および隠蔽部域を生成するために前記金属酸化物層をマスキングすることと、 前記金属酸化物層の前記露出部域を変化させ、かつ前記露出部域の下方の局在的欠陥パスを生成することと、を含む抵抗スイッチングメモリ構成要素を形成する方法。
IPC (3件)：
H01L 27/105 ,  H01L 45/00 ,  H01L 49/00
FI (3件)：
H01L27/10 448 ,  H01L45/00 Z ,  H01L49/00 Z
Fターム (9件)：
5F083FZ10 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA60 ,  5F083PR13 ,  5F083PR34 ,  5F083PR36
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM