特許

J-GLOBAL ID：201203012467303227

メモリコントローラ及び情報処理装置

発明者： 日下田 雅紀 ,  中山 浩志 ,  小佐野 秀和 ,  酒巻 秀行 ,  高久 和也
出願人/特許権者： 富士通株式会社
代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2011-061844
公開番号（公開出願番号）：特開2012-198727
出願日： 2011年03月20日
公開日（公表日）： 2012年10月18日
要約：

【課題】読み出しデータの3bitエラーを考慮した上で、訂正可能エラーを判別することを可能にするメモリコントローラ及び情報処理装置を提供する。【解決手段】ECC機能付きメモリモジュールに接続され、メモリモジュールへのアクセスを制御するメモリコントローラにおいて、メモリモジュールから読み出された複数の読み出しデータについて、読み出しデータに対応するECCの符号情報を、メモリモジュールより読み出して、エラービットの有無及びエラービットの位置の検出を行うエラー検出部と、複数の読み出しデータを一時的に格納するバッファと、バッファに格納された複数の読み出しデータに、エラー検出部によって訂正可能エラーが検出されたデータが複数含まれ、かつ、検出されたデータのエラー検出位置が同じ場合に、複数の読み出しデータ全体として訂正可能なエラーを含むと判定する判定部と、を備える。【選択図】図4

請求項（抜粋）：

ECC(Error Check and Correction)機能付きメモリモジュールに接続され、前記メモリモジュールへのアクセスを制御するメモリコントローラにおいて、 前記メモリモジュールから読み出された複数の読み出しデータについて、該読み出しデータに対応する前記ECCの符号情報を、前記メモリモジュールより読み出して、エラービットの有無及びエラービットの位置の検出を行うエラー検出部と、 前記複数の読み出しデータを一時的に格納するバッファと、 前記バッファに格納された前記複数の読み出しデータに、前記エラー検出部によって訂正可能エラーが検出されたデータが複数含まれ、かつ、該検出されたデータのエラー検出位置が同じ場合に、前記複数の読み出しデータ全体として訂正可能なエラーを含むと判定する判定部と、 を備えることを特徴とするメモリコントローラ。

IPC (1件)：

G06F 12/16

FI (1件)：

G06F12/16 320F

Fターム (10件)：

5B018GA01 ,  5B018GA02 ,  5B018GA04 ,  5B018HA15 ,  5B018HA21 ,  5B018MA01 ,  5B018MA24 ,  5B018NA02 ,  5B018QA14 ,  5B018RA02

引用特許：

出願人引用 (3件)

• 特開平1-223546
  
• 誤り判定回路及び共有メモリシステム
  公報種別：公開公報   出願番号：特願2008-294828   出願人：富士通株式会社
• 誤り訂正装置
  公報種別：公開公報   出願番号：特願平6-224457   出願人：株式会社トキメック