特許

J-GLOBAL ID：201203018401052612

半導体装置及びそのレイアウト方法

発明者： 恩田 貴光 ,  長峰 久之
出願人/特許権者： エルピーダメモリ株式会社
代理人 (1件)： 首藤 宏平
公報種別：公開公報
出願番号（国際出願番号）：特願2010-261431
公開番号（公開出願番号）：特開2012-114215
出願日： 2010年11月24日
公開日（公表日）： 2012年06月14日
要約：

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。【解決手段】本発明の半導体装置は、配線層M1、M2と、複数のデータ入出力端子と、N本のデータ線(DU、DL)を含むデータバスとを備え、N本のデータ線は所定の配線長の長短に応じた2種類のデータ線群を含む。配線層M1、M2にはデータ線(DL、DU)の各々に隣接する複数のシールド線(Sa、Sb、Sc)が配置され、各データ線(DL、DU)は、配線層M1、M2の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線(DL、DU)の間のカップリング容量を抑え、データバスのクロストークを防止することができる。【選択図】図7

請求項（抜粋）：

半導体基板の上部に形成される第1の配線層と、 前記第1の配線層の上層に形成される第2の配線層と、 データを入出力する複数のデータ入出力端子と、 前記第1及び第2の配線層に配置され、所定の回路と前記複数のデータ入出力端子との間でデータを伝送するN本(N:2以上の整数)のデータ線を含むデータバスと、 を備え、 前記N本のデータ線のうち、M本(M:M<Nを満たす整数)の第1データ線はそれぞれ所定の配線長より短い配線長を有するとともに、残余のN-M本の第2データ線はそれぞれ前記所定の配線長より長い配線長を有し、 前記第1及び第2の配線層には、前記N本のデータ線の各々に隣接する複数のシールド線が配置され、 前記N本のデータ線は、前記第1及び第2の配線層の積層方向で互いに重ならない位置に配置される、 ことを特徴とする半導体装置。

IPC (6件)：

H01L 27/108 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/82

FI (4件)：

H01L27/10 681F ,  H01L27/10 481 ,  H01L27/04 H ,  H01L21/82 W

Fターム (37件)：

5F038BH10 ,  5F038BH19 ,  5F038CA02 ,  5F038CD02 ,  5F038CD07 ,  5F038CD09 ,  5F038CD12 ,  5F038CD13 ,  5F038DF05 ,  5F038EZ20 ,  5F064BB14 ,  5F064BB22 ,  5F064BB23 ,  5F064BB35 ,  5F064DD05 ,  5F064EE08 ,  5F064EE09 ,  5F064EE12 ,  5F064EE19 ,  5F064EE23 ,  5F064EE26 ,  5F064EE42 ,  5F064EE43 ,  5F064EE46 ,  5F064EE47 ,  5F064EE52 ,  5F083GA02 ,  5F083GA03 ,  5F083GA09 ,  5F083GA13 ,  5F083JA36 ,  5F083KA17 ,  5F083KA18 ,  5F083KA20 ,  5F083LA03 ,  5F083LA10 ,  5F083LA11

引用特許：

審査官引用 (4件)

• 半導体集積回路装置における配線方法及び半導体集積回路装置
  公報種別：公開公報   出願番号：特願2008-109816   出願人：株式会社東芝
• 半導体装置
  公報種別：公開公報   出願番号：特願2001-245391   出願人：セイコーエプソン株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平7-230355   出願人：富士通株式会社
• 特開平2-205054