特許
J-GLOBAL ID：201203044914353350
増幅回路およびバイアス発生回路
発明者：
出願人/特許権者：
代理人 (2件)：
森 哲也
, 田中 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2010-168155
公開番号（公開出願番号）：特開2012-029201
出願日： 2010年07月27日
公開日（公表日）： 2012年02月09日
要約：
【課題】低雑音であり且つ直線性にも優れた増幅回路、および、この増幅回路に適用されるバイアス電流を発生するバイアス発生回路を提供する。【解決手段】電力増幅部102におけるソース接地のNMOSトランジスタM2のゲートに、適応バイアス発生部101からは直結で、固定バイアス発生部103からはバイアス供給用のインダクタL3を介して、バイアスを供給するようにし、電力増幅部102の外部からNMOSトランジスタM2のゲートに印加する適応バイアス発生部の入力電圧Vgを変動させて増幅器の動作点を決め、これにより、電力増幅部102へのRF入力電圧の入力レベルが小さくなっても高い利得を維持し、また、RF入力電圧の入力レベルが大きい場合でも高い相互変調歪みOIP3を維持するようにして、低雑音且つ直線性に優れた増幅回路を実現する。【選択図】 図1
請求項（抜粋）：
MOSトランジスタを用いた電力増幅部と、前記電力増幅部にバイアスを供給するバイアス発生部とを含んで構成された増幅回路であって、
前記バイアス発生部は、一端に所定電圧が供給されるインダクタ素子と、ゲートが前記インダクタ素子の他端に接続される第1MOSトランジスタと、一端が前記第1MOSトランジスタのゲートに接続され他端が前記第1MOSトランジスタのドレインに接続される抵抗素子と、前記抵抗素子に並列接続される容量素子と、を備え、前記第1MOSトランジスタのソースからバイアス電流を発生することを特徴とする増幅回路。
IPC (2件)：
FI (2件)：
Fターム (19件)：
5J500AA01
, 5J500AA41
, 5J500AA58
, 5J500AC21
, 5J500AC41
, 5J500AF10
, 5J500AH10
, 5J500AH25
, 5J500AH29
, 5J500AH33
, 5J500AK09
, 5J500AK12
, 5J500AM21
, 5J500AS13
, 5J500AT02
, 5J500AT03
, 5J500NG07
, 5J500RU02
, 5J500WU08
