特許
J-GLOBAL ID：201203048263004047
電力用半導体素子
発明者：
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出願人/特許権者：
代理人 (7件)：
藤原 康高
, 野木 新治
, 高橋 拓也
, 黒田 久美子
, 熊谷 靖
, 大西 邦幸
, 石川 隆史
公報種別：公開公報
出願番号（国際出願番号）：特願2012-087886
公開番号（公開出願番号）：特開2012-160752
出願日： 2012年04月06日
公開日（公表日）： 2012年08月23日
要約：
【課題】プロセス上のばらつきに対する耐圧の低下が小さい電力用半導体素子を提供する。【解決手段】セル部及び終端部からなる縦型MOSFETにおいて、セル部にnピラー層3及びpピラー層4を設け、終端部にnピラー層21及びpピラー層22を設けたスーパージャンクション構造を形成する。セル部と終端部との境界を含み、nピラー層3、pピラー層4、nピラー層21、pピラー層22のうち、連続して配列された3層以上のピラー層を含む領域において、各ピラー層の不純物濃度は、終端部側に配置されたピラー層ほど低い。【選択図】図17
請求項（抜粋）：
電流を流すセル部と、
前記セル部を囲む終端部と、
第1の第1導電型半導体層と、
前記セル部における前記第1の第1導電型半導体層上に形成され、前記第1の第1導電
型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第2
の第1導電型半導体層及び第3の第2導電型半導体層と、
前記終端部における前記第1の第1導電型半導体層上に形成され、前記一の方向に沿っ
て交互に配列された第7の第1導電型半導体層及び第8の第2導電型半導体層と、
前記第1の第1導電型半導体層に電気的に接続された第1の電極と、
前記第2の第1導電型半導体層の表面及び前記第3の第2導電型半導体層の表面に選択
的に形成された第4の第2導電型半導体層と、
前記第4の第2導電型半導体層の表面に選択的に形成された第5の第1導電型半導体層
と、
前記第4の第2導電型半導体層及び前記第5の第1導電型半導体層に接続された第2の
電極と、
前記第4の第2導電型半導体層、前記第5の第1導電型半導体層及び前記第2の第1導
電型半導体層上にゲート絶縁膜を介して形成された制御電極と、
を備え、
前記セル部と前記終端部との境界を含み、前記第2の第1導電型半導体層、前記第3の
第2導電型半導体層、前記第7の第1導電型半導体層及び前記第8の第2導電型半導体層
のうち連続して配列された3層以上の半導体層を含む領域において、前記各半導体層の不
純物濃度は、前記終端部側に配置された前記半導体層ほど低く、
上方から見て、前記セル部の外縁は前記セル部の角部において湾曲しており、前記第2
の第1導電型半導体層及び前記第3の第2導電型半導体層の形状は、前記セル部の外縁に
沿って整形されており、
前記第2の第1導電型半導体層及び前記第3の第2導電型半導体層における前記第2の
電極から前記第1の電極に向かう方向に沿った不純物濃度プロファイルは、波形をなし、
前記第7の第1導電型半導体層及び前記第8の第2導電型半導体層は、前記第2の第1
導電型半導体層及び前記第3の第2導電型半導体層よりも、幅が狭いこと
を特徴とする電力用半導体素子。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 29/06
H01L29/78 652H
, H01L29/78 658A
, H01L29/78 652N
, H01L29/78 658E
, H01L29/06 301D
, H01L29/06 301V
