特許
J-GLOBAL ID：201203062367820272

ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置

発明者：
オー・クワンイ

オー・クワンイ について

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ハン・ユンタク

ハン・ユンタク について

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キム・ソーウー

キム・ソーウー について

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チョイ・ユンフワ

チョイ・ユンフワ について

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ジェオン・ヒュンキュ

ジェオン・ヒュンキュ について

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ナ・ジョーンホ

ナ・ジョーンホ について


出願人/特許権者：
シリコン・ワークス・カンパニー・リミテッド

シリコン・ワークス・カンパニー・リミテッド について


代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  川端 純市
公報種別：公開公報
出願番号（国際出願番号）：特願2011-288505
公開番号（公開出願番号）：特開2012-142941
出願日： 2011年12月28日
公開日（公表日）： 2012年07月26日
要約：
【課題】タイミングコントローラとソースドライバの間のデータ伝送方法及び装置を提供する。【解決手段】本発明は、タイミングコントローラとソースドライバの間のデータ送受信時のエラー率をリアルタイムに感知するためのビットエラー率テスト(Bit Error Rate Test:BERT)機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置に関する。【選択図】図3
請求項（抜粋）：
タイミングコントローラとソースドライバの間のデータ伝送方法において、 (a)前記タイミングコントローラと前記ソースドライバの間のクロックを同期化させるクロックトレーニング(Clock Training)ステップ、前記ソースドライバの構成を設定するための制御開始パケットCTR_START、制御パケットCTR1、CTR2及びデータ開始パケットDATA_STARTを順に伝送するステップ及びデータパケットRGB DATAを伝送するステップを一周期として含む一般モードで伝送するステップ; (b)前記一般モードで前記制御開始パケット及び前記データ開始パケットの論理状態を変更して第1乃至第2ビットエラー率テスト(Bit Error Rate Test:BERT)パケットで伝送するBERT準備モードで伝送するステップ; (c)前記BERT準備モードで前記第1ビットエラー率テストパケットにより前記制御パケットが無視され、前記第2ビットエラー率テストパケットにより前記データパケットの代りに擬似ランダム2進法シーケンス(Pseudo Random Binary Sequence:PRBS)を伝送するBERT作動モードで伝送するステップ;及び (d)前記擬似ランダム2進法シーケンスと前記ソースドライバ内部に設定されたビット列とを比較してビットエラー率(bit error rate)を感知するステップを含むことを特徴とする ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法。
IPC (3件)：
H04L 29/14 ,  G09G 3/20 ,  H04L 1/00
FI (6件)：
H04L13/00 315Z ,  G09G3/20 633B ,  G09G3/20 670F ,  G09G3/20 633P ,  G09G3/20 633E ,  H04L1/00 C
Fターム (15件)：
5C080AA10 ,  5C080BB05 ,  5C080EE28 ,  5C080JJ02 ,  5C080JJ05 ,  5C080JJ07 ,  5K014GA02 ,  5K014GA04 ,  5K035AA03 ,  5K035BB01 ,  5K035DD01 ,  5K035FF01 ,  5K035GG02 ,  5K035HH02 ,  5K035HH07
引用特許：
出願人引用 (2件)

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