特許
J-GLOBAL ID：201203086973211580

AD変換回路および撮像装置

発明者：
萩原 義雄

萩原 義雄 について


出願人/特許権者：
オリンパス株式会社

オリンパス株式会社 について


代理人 (5件)： 棚井 澄雄 ,  志賀 正武 ,  鈴木 三義 ,  高柴 忠夫 ,  増井 裕士
公報種別：公開公報
出願番号（国際出願番号）：特願2011-050812
公開番号（公開出願番号）：特開2012-191269
出願日： 2011年03月08日
公開日（公表日）： 2012年10月04日
要約：
【課題】誤カウントの発生を抑制することができるAD変換回路および撮像装置を提供する。【解決手段】上位カウンタ101は、遅延回路から出力される第1の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第1の上位計数値を取得する。第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第2の上位計数値を取得する。また、上位カウンタ101は、カウントクロックの切換えの際に保持している上位計数値を保護するデータ保護機能を有する。【選択図】図2
請求項（抜粋）：
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、 AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、 互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、 第1のアナログ信号に係る前記比較処理の終了に係る第1のタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に係る前記比較処理の終了に係る第2のタイミングで第2の下位位相信号をラッチするラッチ部と、 前記ラッチ部に保持された前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部に保持された前記第2の下位位相信号に応じて第2の下位計数信号を生成する演算回路と、 前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得し、当該第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得する第1のバイナリカウンタで構成される下位カウンタと、 前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得し、当該第1の上位計数値を構成する各ビットの値を反転した後、前記遅延回路から出力される前記第2の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する第2のバイナリカウンタで構成され、カウントクロックの切換えの際に当該第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタと、 を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを取得するAD変換回路。
IPC (2件)：
H03M 1/56 ,  H04N 5/378
FI (2件)：
H03M1/56 ,  H04N5/335 780
Fターム (18件)：
5C024AX01 ,  5C024CX03 ,  5C024GY31 ,  5C024HX23 ,  5C024HX32 ,  5C024HX51 ,  5J022AA09 ,  5J022AA11 ,  5J022CB01 ,  5J022CB06 ,  5J022CE04 ,  5J022CE05 ,  5J022CE08 ,  5J022CF01 ,  5J022CF03 ,  5J022CF10 ,  5J022CG01 ,  5J022CG04
引用特許：
出願人引用 (4件)
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