特許
J-GLOBAL ID：201203093716105953
不揮発性可変抵抗素子の抵抗制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2010-133016
公開番号（公開出願番号）：特開2011-258284
出願日： 2010年06月10日
公開日（公表日）： 2011年12月22日
要約：
【課題】 複数のメモリセルに対して同時に書き込み動作、消去動作、及び、フォーミング処理を行うことのできる不揮発性可変抵抗素子の抵抗制御方法を提供する。【解決手段】 不揮発性可変抵抗素子の抵抗制御方法であって、不揮発性可変抵抗素子とトランジスタを備える単位メモリセルをマトリクス状に配列したメモリセルアレイを備え、第1選択線(ワード線)、第2選択線(ビット線)、及び、第3選択線(ソース線)によりメモリ動作対象のメモリセルが選択される不揮発性半導体記憶装置に対し、一又は複数本の第1選択線を選択するステップと、複数本の第2選択線を選択するステップと、全ての選択されたメモリセルにメモリ動作に必要な電圧が印加されるように、メモリ動作に必要な電圧に、当該第2選択線を介して第3選択線に電流が流れることによる第3選択線の電位変動分を補償した電圧を印加するステップを有する。【選択図】 図7
請求項（抜粋）：
可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうち何れか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置において、
前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記メモリセルは、
前記選択素子の前記制御端子が第1選択線に接続され、
前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子と、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子のうち何れか一方が第2選択線に、他方が第3選択線に接続され、
前記第1選択線は、行方向に延伸し、同一行に属する前記メモリセル同士を接続し、
前記第2選択線は、列方向に延伸し、同一列に属する前記メモリセル同士を接続し、
前記第1選択線、前記第2選択線、及び、前記第3選択線により前記メモリセルアレイ内の前記メモリセルが相互に接続されてなり、
一又は複数の前記第1選択線および複数の前記第2選択線を選択して、当該第1選択線および当該第2選択線により選択される全ての前記メモリセルに対し、前記不揮発性可変抵抗素子の書き込み、消去、又は、前記フォーミング処理の何れかのメモリ動作を一括して行う前記不揮発性可変抵抗素子の抵抗制御方法であって、
前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する一又は複数本の前記第1選択線を選択し、当該選択された第1選択線の全てに所定の選択電圧を印加する第1のステップと、
前記メモリセルアレイ内の前記メモリ動作の対象の前記メモリセルに接続する複数本の前記第2選択線を選択する第2のステップと、
前記メモリ動作の対象の全ての前記メモリセルの両端に前記メモリ動作に必要な電圧が印加されるように、前記選択された第2選択線の夫々に、当該第2選択線と接続する前記メモリ動作の対象の個々の前記メモリセルが接続する前記第3選択線と共通に接続する前記メモリ動作の対象の前記メモリセルの最大数に応じて、前記不揮発性可変抵抗素子の前記メモリ動作に必要な電圧に、前記第2選択線を介して前記第3選択線に電流が流れることによる前記第3選択線の電位変動分を補償した電圧を印加する第3のステップと、を含むことを特徴とする不揮発性可変抵抗素子の抵抗制御方法。
IPC (4件)：
G11C 13/00
, H01L 27/10
, H01L 45/00
, H01L 49/00
G11C13/00 A
, H01L27/10 451
, H01L45/00 Z
, H01L49/00 Z
, H01L27/10 481
5F083FZ10
, 5F083GA01
, 5F083JA36
, 5F083JA37
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA60
, 5F083LA04
, 5F083LA05
, 5F083LA10
