特許
J-GLOBAL ID：200903095702166809

半導体記憶装置

発明者：
吉村 聡

吉村 聡 について

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里 眞一

里 眞一 について

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山形 知

山形 知 について

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堀井 新司

堀井 新司 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2006-225811
公開番号（公開出願番号）：特開2008-052781
出願日： 2006年08月22日
公開日（公表日）： 2008年03月06日
要約：
【課題】 可変抵抗素子と選択トランジスタを備えたメモリセルに対しソース線側から正電圧を印加する場合の閾値電圧分の電圧降下の影響を解消し、可変抵抗素子の両端間に印加する電圧の少なくとも一方の極性は、当該電圧降下なしに印加可能な半導体記憶装置を提供する。【解決手段】 選択メモリセルに接続するビット線BLとソース線SL間に第1電圧を、ワード線WLに第3電圧を印加することで、可変抵抗素子2の両端間に第1書き換え電圧を印加し、電気抵抗を第1状態から第2状態へ変化させ、ビット線とソース線間に第1電圧と逆極性の第2電圧を、ワード線に第3電圧を印加することで、可変抵抗素子の両端間に第1書き換え電圧と逆極性で絶対値の異なる第2書き換え電圧を印加して、電気抵抗を第2状態から第1状態へ変化させる電圧供給手段4〜6が、ソース線を駆動するNチャネルMOSFET7とPチャネルMOSFET8の両方を備える。【選択図】 図2
請求項（抜粋）：
2端子構造の可変抵抗素子の第2端子と電気的に接続した電気的に開閉可能なスイッチの第1端子を接続した直列回路で構成されるメモリセルを行方向及び列方向に夫々複数配列し、同一行に配列した前記メモリセルの前記スイッチの制御端子を行方向に延伸する共通のワード線に接続し、同一列に配列した前記メモリセルの前記可変抵抗素子の第1端子を列方向に延伸する共通のビット線に接続し、前記メモリセルの前記スイッチの第2端子を行方向または列方向に延伸するソース線に接続してなるメモリセルアレイと、 前記メモリセルアレイ内の書き換え対象の選択メモリセルに接続する前記ビット線と前記ソース線間に第1電圧を印加し、前記選択メモリセル内の前記スイッチの前記制御端子に接続する前記ワード線に第3電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に第1書き換え電圧を印加して、電気抵抗を第1状態から第2状態へ変化させる第1書き換え動作を行い、前記選択メモリセルに接続する前記ビット線と前記ソース線間に前記第1電圧と逆極性の第2電圧を印加し、前記選択メモリセル内の前記スイッチの前記制御端子に接続する前記ワード線に前記第3電圧を印加することで、前記選択メモリセル内の前記可変抵抗素子の両端間に前記第1書き換え電圧と逆極性で絶対値の異なる第2書き換え電圧を印加して、電気抵抗を第2状態から第1状態へ変化させる第2書き換え動作を行う電圧供給手段と、を備え、 前記可変抵抗素子が、前記第1書き換え電圧と前記第2書き換え電圧を両端に各別に印加することで電気抵抗が第1状態と第2状態の間で変化することによって情報を電気的に書き換え可能に記憶する不揮発性記憶素子であり、 前記スイッチが前記制御端子に印加する電圧により、前記スイッチの前記第1端子と前記第2端子の間の導通及び非導通状態が変化する素子であり、 前記電圧供給手段が、前記ソース線を駆動する駆動素子として、エンハンスメント型のNチャネルMOSFETとエンハンスメント型のPチャネルMOSFETの両方を備えることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 13/00 ,  H01L 27/10
FI (2件)：
G11C13/00 A ,  H01L27/10 451
Fターム (6件)：
5F083FZ10 ,  5F083GA09 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20
引用特許：
出願人引用 (3件) 審査官引用 (4件)
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