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J-GLOBAL ID:201302282793932596   整理番号:13A1298692

JEDEC規格落下試験における基板レベルSn-Ag-Cuはんだ相互接続の故障解析

Failure Analysis of Board-Level Sn-Ag-Cu Solder Interconnections Under JEDEC Standard Drop Test
著者 (4件):
資料名:
巻: 42  号:ページ: 2848-2855  発行年: 2013年09月 
JST資料番号: D0277B  ISSN: 0361-5235  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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本研究では,電子デバイス技術合同協議会(JEDEC)規格落下試験条件Bで試験を行った3種類のチップサイズパッケージを使って,プリント配線基板(PCBs)の基板レベル落下信頼性を調べた。時間および周波数領域で基板レベルパッケージの幾つかの場所で加速およびダイナミック歪応答を包括的に検討した。時間領域における結果から,基板レベルパッケージのダイナミック応答は二つの相,即ち強制振動と自由振動を持つことが示唆された。最大応答は最初の半分の自由振動サイクルで起きた。PCBの中心での加速応答は端部で大きかったが,ダイナミック歪応答は全く反対であった。周波数領域における結果は,最初のモードが基本であることを示した。さらに,ダイアンドプライ試験および断面試験を使って故障解析を行い,脆いクラックが集積回路(IC)パッドとはんだ間の層で起こり,金属間化合物(IMC)中だけではなく,ICパッドとIMC間の表面に沿って起こることを示した。Copyright 2013 TMS Translated from English into Japanese by JST.
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