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J-GLOBAL ID：201302288159956642   整理番号：13A1574635

二重ゲートCNTFETに基づく再構成可能論理の回路設計

Circuit Design of Reconfigurable Logic Based on Double-Gate CNTFETs

著者 (3件)： KOBAYASHI Manabu (Dep. of Information Sci., School of Engineering, Shonan Inst. of Technol.) ,  NINOMIYA Hiroshi (Dep. of Information Sci., School of Engineering, Shonan Inst. of Technol.) ,  WATANABE Shigeyoshi (Dep. of Information Sci., School of Engineering, Shonan Inst. of Technol.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E96-A  号： 7  ページ： 1642-1644 (J-STAGE)  発行年： 2013年 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： O’Connorらは,両極性を備えたDG(二重ゲート)CNT(カーボンナノチューブ)FETを用いていくつかの論理機能を生成するためのDRDLC(動的に再構成可能な動的論理回路)を提案している。このDRDLCはXORおよびXNOR機能を含まない14個の論理機能実現のため7個のトランジスタで構成されている。一方,K.JabeurらはO’Connorらの回路に8個のトランジスタを追加したXORおよびXNORを含む16個の論理機能の全体集合を生成するためのDRDLCを提案している。本論文では,DG-CNTFETを用いた16個の論理機能の全体集合を生成するためわずか7個のトランジスタで構成したDRDLCを提案した。最終的に,16個の論理機能を生成するための従来型DRDLCとの比較でトランジスタ数を低減できることを示した。(翻訳著者抄録)

シソーラス用語： ゲート【半導体】 ,  *FET【トランジスタ】 ,  *カーボンナノチューブ ,  ハードウェア ,  *論理回路 ,  排他的OR回路 ,  極性
準シソーラス用語： CNTFET ,  二重ゲート ,  再構成可能ハードウェア ,  両極性

分類 (3件)： トランジスタ  (NC03070N) ,  炭素とその化合物  (YB02060D) ,  論理回路  (NC05070B)

引用文献 (7件)：

• [1] I. O'Connor, J. Liu, F. Gaffiot, F. Pregaldiny, C. Lallement, C. Maneux, J. Goguet, S. Fregonese, T. Zimmer, L. Anghel, T.-T. Dang, and R. Leveugle, “CNTFET modeling and reconfigurable logic-circuit design,” IEEE Trans. Circuits Syst. I, Regular Papers, vol.54, no.11, Nov. 2007.
• [2] I. Hassoune and I. O'Connor, “Double-gate MOSFET based reconfigurable cells,” Electron. Lett., vol.43, no.23, p.1273, 2007.
• [3] K. Jabeur, D. Navarro, I. O'Connor, P.E. Gaillardon M.H.B. Jamaa, and F. Clermidy, “Reducing transistor count in clocked standard cells with ambipolar double-gate FETs,” Proc. IEEE/ACM International Symposium on Nanoscale Architectures, pp.17-18, 2010.
• [4] K. Jabeur, N. Yakymets, I. O'Connor, and S.L. Beux, “Ambipolar double-gate FET binary-decision-diagram (Am-BDD) for reconfigurable logic cells,” Proc. IEEE/ACM International Symposium on Nanoscale Architectures, pp.162-168, 2011.
• [5] K. Jabeur, N. Yakymets, I. O'Connor, and S. Le Beux, “Fine-grain reconfigurable logic cells based on double-gate CNTFETs,” Proc. ACM GLSVLSI'11, pp.19-24, 2011.

タイトルに関連する用語 (5件)： 二重ゲート ,  CNTFET ,  再構成可能 ,  論理 ,  回路設計