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J-GLOBAL ID：201302288469960631   整理番号：13A0525482

演算器アレーにおける高信頼化命令写像手法

著者 (3件)： 大上俊 (奈良先端科学技術大学院大) ,  YAO Jun (奈良先端科学技術大学院大) ,  中島康彦 (奈良先端科学技術大学院大)
資料名： 電子情報通信学会論文誌 D  (IEICE Transactions on Information and Systems (Japanese Edition))
巻： J96-D  号： 3  ページ： 472-483  発行年： 2013年03月01日 
JST資料番号： S0757C  ISSN： 1880-4535  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年の微細化技術の進展により,近い将来次世代極低電力デバイスが製造可能になると予想されるが,これらは耐故障性及び安定性に大きな問題点があるため,アーキテクチャ面からは低消費電力化と追求高信頼性の同時追求が必要となる。DMR,TMRに代表される従来の空間冗長化を用いた高信頼化手法では,回路規模や実行時の消費電力が2,3倍になるという欠点をもつ。そこで本論文では,我々が提案している演算器アレー型アクセラレータのリコンフィギュラブル・アレーを用いて,効率的な空間冗長化を行うアクセラレータ構成と,そのための命令写像手法を提案した。LAPPモジュールと追加回路のHDL記述による評価パラメータのもと12種の画像処理による評価の結果,同アレーを用いた従来TMR手法に比べて1アクセラレーション動作における電力は約13.5%削減できることが分かった。(著者抄録)

シソーラス用語： *計算機アーキテクチャ ,  *演算器 ,  可能性 ,  *アレイ回路 ,  冗長システム ,  信頼性 ,  消費電力
準シソーラス用語： リコンフィギュラビリティ ,  高信頼性 ,  低電力化

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (7件)：

• International Technology Roadmap for Semiconductors 2009 Edition, Executive Summary, p. 67, Table C.
• S. Mitra, N. Seifert, M. Zhang, Q. Shi, and K. S. Kim,“Robust system design with built-in soft error resilience,” Computer, vol.38, no.2, pp. 43-52, 2005.
• J. C. Smolens, J. Kim, J. C. Hoe, and B. Falsafi,“Efficient resource sharing in concurrent error detecting superscalar microarchitectures,” Proc.37th Annual International Symposium on Microarchitecture, pp. 257-268, 2004.
• M. Agari, T. Nakada, and Y. Nakashima,“A linear array VLIW processor for image processing,” p. 153, 2009.
• J. Yao, H. Shimada, and K. Kobayashi,“A scalable pipeline design for modularizing high dependable framework via spatial redundancy,” Proc. DA symposium 2008, pp. 169-174, 2008.

タイトルに関連する用語 (5件)： 演算器 ,  アレー ,  命令 ,  写像 ,  手法