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J-GLOBAL ID：201302291443699081   整理番号：13A0995088

統合したDFE受信器のための記号速度クロックの回復

Symbol-Rate Clock Recovery for Integrating DFE Receivers

著者 (2件)： TAKEYA Tsutomu (Keio Univ.) ,  KURODA Tadahiro (Keio Univ.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E96-A  号： 3  ページ： 705-712 (J-STAGE)  発行年： 2013年 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,統合した決定帰還型等化器(DFE)を用いた受信器のための記号速度クロックの回復方式を提案した。基準として予想受信信号振幅を用いた提案したクロック回復は,最小平均二乗誤差(MMSE)のクロック回復を実現した。提案した記号速度クロックの回復を持つ,統合したDFEを用いた受信器アーキテクチャをまた提案した。提案したクロック回復アルゴリズムは,DFEを持つだけでシステムレベルシミュレーションでクロック位相を成功裏に回復した。10Gb/s動作で0.26UI_PPより高いジッタ耐性を,5GHzで11dBのチャネル損失を持つシミュレーションで,また確認した。(翻訳著者抄録)

シソーラス用語： 等化器 ,  *受信機 ,  クロック ,  回復 ,  通信信号 ,  振幅 ,  シミュレーション ,  信号再生 ,  最適化 ,  システムインタフェイス ,  入出力インタフェイス
準シソーラス用語： *DFE【等化器】 ,  *クロック回復 ,  パラメータ最適化 ,  決定帰還型等化器 ,  最小平均二乗誤差 ,  受信信号 ,  通信インタフェイス

分類 (1件)： その他の伝送回路素子  (NC04070U)

引用文献 (12件)：

• KANG, U. 8Gb 3-D DDR3 DRAM using through-silicon-via technology. IEEE J. Solid-State Circuits. 2010, 45, 1, 111-119
• MIURA, N. An 11 Gb/s inductive-coupling link with burst transmission. IEEE International Solid-State Circuits Conference Dig. Tech. Papers, Feb. 2008. 2008, 298-299
• FAZZI, A. 3-D capacitive interconnections with mono- and bi-directional capabilities. IEEE J. Solid-State Circuits. 2008, 43, 1, 275-284
• HU, A. Intersignal timing skew compensation of parallel links with voltage-mode incremental signaling. IEEE Trans. Circuits Syst. I. 2009, 56, 4, 1740-1743
• WIDMER, A. A DC-balanced, partitioned-block, 8B/10B transmission. Code. IBM J. Res. Dev. 1983, 27, 440-451

タイトルに関連する用語 (6件)： 統合 ,  DfE ,  受信器 ,  記号 ,  クロック ,  回復