ワイド・オペランド・アーキテクチャを含むシステムおよび方法

発明者： ,
出願人/特許権者：
代理人 (9件)：前田弘 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 二宮克也 , 原田智雄 , 関啓 , 杉浦靖也
公報種別：特許公報
出願番号（国際出願番号）：特願2000-577552
特許番号：特許第4933693号
出願日： 1999年08月24日
請求項（抜粋）：

【請求項1】プロセッサであって、第1ビット幅を有する第1データパス(715と730A-Hとの間のパス)と、前記第1ビット幅よりも広い第2ビット幅を有する第2データパス(730A-Hと740との間のパス)と、ビット幅の合計が前記第2ビット幅よりも狭い複数の第3データパス(720A-720nと740との間のパス)と、前記第1データパス(715と730A-Hとの間のパス)と前記第2データパス(730A-Hと740との間のパス)とに結合され、前記第1データパス(715と730A-Hとの間のパス)を経由して記憶部(120,715)から受け取られかつ前記第1ビット幅よりも大きいビット数のサイズを有するワイド・オペランドを記憶する、ワイド・オペランド記憶部(714)と、複数のレジスタを有し、前記第3データパス(720A-720nと740との間のパス)に接続され、前記ワイド・オペランドの前記記憶部(120,715)におけるアドレスを少なくとも指定するワイド・オペランド指定子を含むワイド・オペランド指定子レジスタ(710)を有するレジスタファイル(720A-720n)と、前記第2データパス(730A-Hと740との間のパス)によって前記ワイド・オペランド記憶部(714)に結合され、前記第3データパス(720A-720nと740との間のパス)によって前記レジスタファイル(720A-720n)に結合される機能ユニット(740)とを備え、前記機能ユニット(740)は、(i)前記ワイド・オペランド記憶部(714)に記憶するための前記ワイド・オペランドの取り出しを行うワイド・オペランド指定子レジスタ(710)と、(ii)前記レジスタファイル(720A-720n)におけるソースレジスタと、(iii)前記レジスタファイル(720A-720n)における結果レジスタと、を指定するインストラクションフィールド(ra,rb,rc,rd)を含む単一のインストラクションを実行し、前記単一のインストラクションにより、前記ソースレジスタ及び前記ワイド・オペランドからのデータが前記結果レジスタに配置される結果を生成するのに用いられる、プロセッサ。

IPC (3件)：

G06F 9/34 ( 200 6.01) , G06F 9/315 ( 200 6.01) , G06F 9/30 ( 200 6.01)

FI (3件)：

G06F 9/34 320 C , G06F 9/30 340 D , G06F 9/30 370

引用特許：

審査官引用 (5件)

プロセッサ
公報種別：公開公報出願番号：特願平4-298526 出願人：株式会社東芝
特開平3-098145
データ処理装置
公報種別：公開公報出願番号：特願平5-260199 出願人：三菱電機株式会社

全件表示

引用文献：

審査官引用 (5件)

" Architecture of a Broadband Mediaprocessor "
"MicroUnity's Media Processor Architecture"
"MicroUnity's Media Processor Architecture"

全件表示

前のページに戻る