特許
J-GLOBAL ID：201303017868145780

半導体回路及びテスト方法

発明者：
松田 浩之

松田 浩之 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (2件)： 土井 健二 ,  林 恒徳
公報種別：公開公報
出願番号（国際出願番号）：特願2011-179713
公開番号（公開出願番号）：特開2013-040899
出願日： 2011年08月19日
公開日（公表日）： 2013年02月28日
要約：
【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第1のラッチ回路と、第2のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第1のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第2のラッチ回路に出力する総合判定回路と、複数の第1のラッチ回路と第2のラッチ回路とを、第2のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第1、2のラッチ回路に保持された良否判定値を順番に出力値として出力する。【選択図】 図6
請求項（抜粋）：
複数の被試験回路と、 前記試験回路に対応して設けられた複数の第1のラッチ回路と、 第2のラッチ回路と、 前記複数の被試験回路それぞれに設けられ、パターンアドレスに対応して入力信号が規定されたテストパターンの前記パターンアドレス順に入力される前記入力信号に基づいて、前記被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を前記第1のラッチ回路にそれぞれ出力する複数の内部試験回路と、 前記内部試験回路が前記第1のラッチ回路に前記良否判定値を出力する時、複数の前記良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を前記第2のラッチ回路に出力する総合判定回路と、 前記複数の第1のラッチ回路と前記第2のラッチ回路とを、前記第2のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、 前記スキャンチェーンは、前記入力信号がスキャン出力モードを示す時に、前記第1、2のラッチ回路に保持された良否判定値を順番に出力値として出力する半導体回路。
IPC (3件)：
G01R 31/28 ,  H01L 21/822 ,  H01L 27/04
FI (3件)：
G01R31/28 G ,  G01R31/28 V ,  H01L27/04 T
Fターム (16件)：
2G132AA01 ,  2G132AB02 ,  2G132AC14 ,  2G132AD06 ,  2G132AG01 ,  2G132AK14 ,  2G132AK29 ,  2G132AL12 ,  5F038DT02 ,  5F038DT06 ,  5F038DT08 ,  5F038DT10 ,  5F038DT15 ,  5F038DT17 ,  5F038DT19 ,  5F038EZ20
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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