特許
J-GLOBAL ID：201303029661992650
メモリ回路システム及び方法
発明者：
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出願人/特許権者：
代理人 (4件)：
山田 行一
, 池田 成人
, 山口 和弘
, 野田 雅一
公報種別：公開公報
出願番号（国際出願番号）：特願2012-197678
公開番号（公開出願番号）：特開2013-012233
出願日： 2012年09月07日
公開日（公表日）： 2013年01月17日
要約：
【課題】メモリ回路システムを提供する。【解決手段】インタフェース回路104が複数のメモリ回路102及びシステム106と通信できる。使用時、インタフェース回路は、メモリ回路の命令スケジューリングにおける制約を減少させるため、メモリ回路及びシステムをインターフェースするように動作する。別の実施形態では、インタフェース回路が、複数のメモリ回路、及びシステムと通信することができる。使用時、インタフェース回路は、システムとメモリ回路との間で伝達される命令に関連付けられているアドレスを変換するように動作する。更に別の実施形態では、少なくとも1つのメモリ積層体が、複数のDRAM集積回路を備えている。DRAM集積回路とホストシステムの間で1つ以上の物理パラメータを変換する目的で、ホストシステムに結合されたバッファ回路を使用して、ホストシステムにメモリ積層体をインターフェースする。【選択図】図1
請求項（抜粋）：
1つ以上のデバイス命令スケジューリングにおける制約によってそれぞれ制限される第1の複数の物理メモリ回路と、
インタフェース回路と、
を備え、
前記インタフェース回路は、
前記第1の複数の物理メモリ回路及びメモリコントローラと通信し、
別の第2の複数の仮想メモリ回路をシミュレートするように、前記第1の複数の物理メモリ回路をインタフェースし、
前記別の第2の複数の仮想メモリ回路を前記メモリコントローラにプリセットし、
1つ以上の行アクティブ化命令又は1つ以上の列アクセス命令を受け取り、
前記仮想メモリ回路のための前記メモリコントローラから前記受け取った行アクティブ化命令又は前記受け取った列アクセス命令に基づいて、物理行アクティブ化命令又は物理列アクセス命令を前記第1の複数の物理メモリ回路のいずれかに発行し、前記発行された物理行アクティブ化命令及び前記発行された物理列アクセス命令のタイミングは、前記1つ以上のデバイス命令スケジューリングにおける制約を満たし、
前記第1の複数の物理メモリ回路のいずれかからのデータバーストを連続的なデータバースト内に結合し、
前記別の第2の複数の仮想メモリ回路が、前記メモリコントローラに対して、前記1つ以上のデバイス命令スケジューリングにおける制約が存在しないようにみえるように、前記連続的なデータバーストを提供する、
ように構成されている、
サブシステム。
IPC (2件)：
FI (5件)：
G06F12/00 550C
, G06F12/00 550K
, G06F12/00 564A
, G06F12/00 597D
, G06F13/16 510A
5B060AA08
, 5B060CC01
, 5B060MM18
出願人引用 (9件)
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審査官引用 (9件)
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