特許
J-GLOBAL ID：201303043240395427

ワード線及び選択線における電圧を正確に制御するためにフラッシュメモリXデコーダの容量性負荷を減少させる方法

発明者：
リー・キュー.・ビン

リー・キュー.・ビン について

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栗原 和弘

栗原 和弘 について

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ポウ-リン・チェン

ポウ-リン・チェン について


出願人/特許権者：
スパンション エルエルシー

スパンション エルエルシー について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  酒井 將行 ,  荒川 伸夫
公報種別：特許公報
出願番号（国際出願番号）：特願2002-511342
特許番号：特許第4737918号
出願日： 2001年06月04日
請求項（抜粋）：
【請求項1】 フラッシュEEPROMの半導体メモリ装置であって、 複数のメモリコアセルの各行がワード線に接続され、かつ該メモリコアセルの各列がビット線に接続されるように配列されたアレイと、 前記メモリコアセルの特定のブロックをそれぞれ選択するために、各々のゲートがブロック選択線に接続された複数の選択ゲートトランジスタ(40)と、 前記装置の基板内のNウエル領域内に形成され、かつ前記ワード線及び前記ブロック選択線と関連した負荷経路を形成するトランジスタを含むデコーディング構成(18)と、 読み出し動作の期間中、ワード線Nウエル領域を駆動するための電源電圧よりも高い第1の昇圧電圧と、選択されたワード線を駆動するための前記電源電圧よりも高い第2の昇圧電圧とを生成するための第1の昇圧回路手段(23)と、 前記読み出しの動作の期間中、ブロック選択線Nウエル領域を駆動するための前記電源電圧よりも高い第3の昇圧電圧と、ブロック選択線を駆動するための前記電源電圧よりも高い第4の昇圧電圧とを生成するための第2の昇圧回路手段(29)とを具備し、 前記デコーディング構成(18)が、前記第1及び第2の昇圧電圧に応答し、前記ワード線Nウエル領域と関連した大きい容量性負荷に起因する前記選択されたワード線上の容量性負荷を減少させるために、前記第1の昇圧電圧の前記ワード線Nウエル領域への印加と、前記第1の昇圧電圧レベルの振幅のワード線制御信号に従う前記第2の昇圧電圧の前記選択されたワード線への印加とを別々に行うワード線デコーダ手段を含み、 前記デコーディング構成(18)が、さらに、前記第3及び第4の昇圧電圧に応答し、前記ブロック選択線Nウエル領域と関連した大きい容量性負荷に起因する前記ブロック選択線上の容量性負荷を減少させるために、前記第3の昇圧電圧の前記ブロック選択線Nウエル領域への印加と、前記第3の昇圧電圧レベルの振幅のブロック制御信号に従う前記第4の昇圧電圧の前記ブロック選択線への印加とを別々に行う選択ゲートデコーダ手段を含む、半導体メモリ装置。
IPC (3件)：
G11C 16/06 ( 200 6.01) ,  G11C 16/04 ( 200 6.01) ,  G11C 16/02 ( 200 6.01)
FI (6件)：
G11C 17/00 633 B ,  G11C 17/00 622 A ,  G11C 17/00 632 A ,  G11C 17/00 612 F ,  G11C 17/00 633 A ,  G11C 17/00 634 A
引用特許：
審査官引用 (4件)
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