特許
J-GLOBAL ID：201303065176460515

半導体装置

発明者：
加藤 浩朗

加藤 浩朗 について

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工藤 弘儀

工藤 弘儀 について

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守屋 太郎

守屋 太郎 について

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打矢 聡

打矢 聡 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (2件)： 速水 進治 ,  天城 聡
公報種別：公開公報
出願番号（国際出願番号）：特願2012-088373
公開番号（公開出願番号）：特開2013-219171
出願日： 2012年04月09日
公開日（公表日）： 2013年10月24日
要約：
【課題】縦型トランジスタにおいて、ドレイン抵抗を低くしつつ、SOAを確保する。【解決手段】。凹部TRNは、ベース層BSEに形成されており、互いに並行に延伸している。ゲート絶縁膜GINは、複数の凹部TRNの内壁に形成されている。ゲート電極GEは、複数の凹部TRNそれぞれに埋め込まれている。ソース層SOUは、ベース層BSEに、ベース層BSEよりも浅く形成されている。ソース層SOUは、複数の凹部TRNそれぞれの間に設けられている。第2導電型高濃度層HINは、平面視でソース層SOUと凹部TRNの間に形成されている。そして、平面視において、凹部TRN、ソース層SOU、及び第2導電型高濃度層HINが繰り返しこの順に配置されている。凹部TRNの一方の側面はソース層SOUに面しており、かつ凹部TRNの他方の側面は第2導電型高濃度層HINに面している。【選択図】図1
請求項（抜粋）：
半導体基板と、 前記半導体基板に形成され、前記半導体基板の裏面側に位置する第1導電型のドレイン層と、 前記半導体基板に形成され、前記ドレイン層上に位置する第2導電型のベース層と、 前記ベース層に形成されている複数の凹部と、 前記複数の凹部それぞれの内壁に形成されたゲート絶縁膜と、 前記複数の凹部それぞれに埋め込まれたゲート電極と、 前記ベース層に、前記ベース層よりも浅く形成され、前記複数の凹部それぞれの間に位置する第1導電型のソース層と、 平面視で前記ソース層と前記凹部の間に形成され、第2導電型であり、底部が前記ベース層に接続しており、かつ前記ベース層よりも高濃度である第2導電型高濃度層と、 を備え、 平面視において、前記凹部、前記ソース層、及び前記第2導電型高濃度層が繰り返しこの順に配置されており、かつ前記凹部の一方の側面は前記ソース層に面しており、かつ前記凹部の他方の側面は前記第2導電型高濃度層に面している半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 21/76 ,  H01L 27/088 ,  H01L 21/823
FI (11件)：
H01L29/78 652F ,  H01L29/78 653A ,  H01L29/78 652M ,  H01L29/78 652S ,  H01L29/78 656E ,  H01L29/78 652K ,  H01L29/78 652N ,  H01L29/78 652B ,  H01L29/78 652R ,  H01L29/78 656G ,  H01L27/08 102E
Fターム (27件)：
5F048AA02 ,  5F048AA05 ,  5F048AB03 ,  5F048AC01 ,  5F048AC06 ,  5F048BB01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BB19 ,  5F048BC01 ,  5F048BC03 ,  5F048BC06 ,  5F048BC12 ,  5F048BC18 ,  5F048BD01 ,  5F048BD07 ,  5F048BE04 ,  5F048BE05 ,  5F048BE09 ,  5F048BF01 ,  5F048BF02 ,  5F048BF06 ,  5F048BF07 ,  5F048BF16 ,  5F048BG12 ,  5F048DA23
引用特許：
審査官引用 (4件)
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