特許

J-GLOBAL ID：201303077863826323

半導体回路

発明者： 石井 茂 ,  山本 健輔 ,  高橋 大輔
出願人/特許権者： 三菱重工業株式会社
代理人 (2件)： 藤田 考晴 ,  上田 邦生
公報種別：公開公報
出願番号（国際出願番号）：特願2012-269770
公開番号（公開出願番号）：特開2013-085272
出願日： 2012年12月10日
公開日（公表日）： 2013年05月09日
要約：

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。【解決手段】複数のpMOSトランジスタ11,12を直列に接続した第1の回路ブロック1と、複数のnMOSトランジスタ21,22を直列に接続した第2の回路ブロック2とを備え、少なくとも1つの前記pMOSトランジスタ12のゲート及び/又は少なくとも1つの前記nMOSトランジスタ21のゲートを入力端子Vinに接続し、少なくとも1つの他のpMOSトランジスタ11のゲート及び/又は少なくとも1つの他のnMOSトランジスタ22のゲートに、オン電圧を印加する半導体回路。【選択図】図8

請求項（抜粋）：

複数のpMOSトランジスタを直列に接続した、又は一のpMOSトランジスタを備えた複数の並列回路に前記複数のpMOSトランジスタを直列に接続した、又は前記一のpMOSトランジスタを備えた複数の並列回路を互いに直列に接続した第1の回路ブロックと、 複数のnMOSトランジスタを直列に接続した、又は一のnMOSトランジスタを備えた複数の並列回路に前記複数のnMOSトランジスタを直列に接続した、又は前記一のnMOSトランジスタを備えた複数の並列回路を互いに直列に接続した第2の回路ブロックとを備え、 少なくとも1つの前記pMOSトランジスタのゲート及び/又は少なくとも1つの前記nMOSトランジスタのゲートを入力端子に接続し、 少なくとも1つの他のpMOSトランジスタのゲート及び/又は少なくとも1つの他のnMOSトランジスタのゲートに、オン電圧を印加する半導体回路。

IPC (4件)：

H03K 19/003 ,  H03K 19/094 ,  H01L 21/822 ,  H01L 27/04

FI (3件)：

H03K19/003 H ,  H03K19/094 B ,  H01L27/04 H

Fターム (12件)：

5F038BH07 ,  5F038BH19 ,  5F038EZ06 ,  5F038EZ20 ,  5J032AA06 ,  5J032AC15 ,  5J056AA03 ,  5J056BB29 ,  5J056DD13 ,  5J056DD40 ,  5J056EE06 ,  5J056GG09

引用特許：

審査官引用 (4件)

• 埋め込みチャネル型NMOSトランジスターを有する半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-357326   出願人：ヒュンダイエレクトロニクスインダストリーズカンパニーリミテッド
• 特開昭61-172435
  
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願2002-341507   出願人：シャープ株式会社
• 特開昭61-172435