記憶装置

発明者：
出願人/特許権者：
代理人 (16件)：蔵田昌俊 , 福原淑弘 , 中村誠 , 野河信久 , 白根俊郎 , 峰隆司 , 幸長保次郎 , 河野直樹 , 砂川克 , 井関守三 , 赤穂隆雄 , 井上正 , 佐藤立志 , 岡田貴志 , 堀内美保子 , 竹内将訓
公報種別：公開公報
出願番号（国際出願番号）：特願2012-197238
公開番号（公開出願番号）：特開2013-120618
出願日： 2012年09月07日
公開日（公表日）： 2013年06月17日
要約：

【課題】集積度を向上出来る記憶装置を提供すること。【解決手段】実施形態の記憶装置は、第1〜第3配線GBL, WL, BLと、メモリセルMCと、セレクタSSとを備える。第1〜第3配線は、それぞれ第1〜第3方向に沿って設けられる。メモリセルは、第3配線の、第1方向で対向する2つの側面に形成された抵抗変化層を含む。セレクタは、第3配線を第1配線に接続する。セレクタSSは、対応する第3配線と、対応する第1配線との間に設けられた半導体層6と、半導体層6の、第1方向で対向する2つの側面にゲート絶縁膜を介して形成されたゲートSSGとを含む。【選択図】図2

請求項（抜粋）：

各々が第1方向に沿って設けられた複数の第1配線と、各々が前記第1方向と異なる第2方向に沿って設けられた複数の第2配線と、各々が前記第1、第2方向と異なる第3方向に沿って設けられた複数の第3配線と、前記第3配線の、前記第1方向で対向する2つの側面に形成され、互いに異なる前記第2配線に接続された抵抗変化層を含むメモリセルと、前記第3配線を前記第1配線に接続する複数のセレクタと、前記メモリセルへのデータの書き込み動作を制御するコントローラとを具備し、前記セレクタは、対応する前記第3配線と、対応する前記第1配線との間に設けられた半導体層と、前記半導体層の、前記第1方向で対向する2つの側面にゲート絶縁膜を介して形成されたゲートとを含み、前記セレクタは、隣接する別の前記セレクタとの間で前記ゲートの一方を共有し、データの読み出し対象となる前記メモリセルが接続されたいずれかの前記第3配線に対応するいずれかの前記セレクタでは、前記2つの側面に設けられた前記ゲートの一方に選択電圧が印加され、他方には非選択電圧が印加され、前記第2配線は、1つおきに同一の配線グループに属し、前記同一の配線グループに属する2つまたはそれ以上の前記第2配線に対しては、動作時において同一の電圧が印加され、前記コントローラは、メモリセル(MC0、MC1、...MC(n-1))への書き込みデータとしてデータ値(d0、d1、...d(n-1))をホスト機器から受信した際に、次の式に従って得られたセル値(c0、c1、...c(n-1))を前記メモリセル(MC0、MC1、...MC(n-1))に書き込む、 c0=d0 c(k+1)=d(k+1)+ck 但し、(MC0、MC1、...MC(n-1))は、前記同一の配線グループに属する前記第2配線に接続されたメモリセルであり、且つメモリセルMC0から順に、最も端部に位置する前記メモリセルから順番に配列されたメモリセルを示し、 nは2以上の自然数であり、(k+1)は、1〜(n-1)の自然数であることを特徴とする記憶装置。

IPC (5件)：

G11C 13/00 , H01L 27/105 , H01L 27/10 , H01L 45/00 , H01L 49/00

FI (9件)：

G11C13/00 150 , H01L27/10 448 , H01L27/10 481 , H01L45/00 Z , H01L49/00 Z , G11C13/00 110R , G11C13/00 140 , G11C13/00 120A , G11C13/00 120B

Fターム (17件)：

5F083FZ10 , 5F083GA09 , 5F083GA10 , 5F083JA39 , 5F083JA40 , 5F083JA60 , 5F083KA01 , 5F083KA05 , 5F083KA06 , 5F083LA02 , 5F083LA03 , 5F083LA10 , 5F083LA11 , 5F083LA21 , 5F083PR40 , 5F083ZA01 , 5F083ZA21

引用特許：

審査官引用 (2件)

半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2007-013163 出願人：株式会社東芝
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願2008-287881 出願人：株式会社東芝

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