特許
J-GLOBAL ID：201003061960204927

不揮発性半導体記憶装置

発明者：
田中 啓安

田中 啓安 について

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青地 英明

青地 英明 について

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勝又 竜太

勝又 竜太 について

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木藤 大

木藤 大 について

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鬼頭 傑

鬼頭 傑 について

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福住 嘉晃

福住 嘉晃 について

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小森 陽介

小森 陽介 について

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石月 恵

石月 恵 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-287881
公開番号（公開出願番号）：特開2010-114376
出願日： 2008年11月10日
公開日（公表日）： 2010年05月20日
要約：
【課題】占有面積を縮小させ、信頼性を向上させた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置100は、抵抗変化素子R及びショットキーダイオードSBDが直列に接続されたメモリ素子MCを複数有する複数のメモリストリングMSを備える。メモリストリングMSは、積層方向に伸びる柱状層36と、柱状層36の側面に形成され且つ抵抗変化素子Rとして機能するメモリゲート絶縁層35と、メモリゲート絶縁層35を介して柱状層36を取り囲むように形成された第1〜第4ソース線導電層33a〜33dとを備える。第1〜第4ソース線導電層33a〜33dは、金属にて構成されている。柱状層36は、第1〜第4ソース線導電層33a〜33dと共にショットキーダイオードSBDを構成する不純物濃度をもつ半導体にて構成されている。【選択図】図4B
請求項（抜粋）：
抵抗変化素子及びショットキーダイオードが直列に接続されたメモリ素子を複数有する複数のメモリ素子群を備え、 前記メモリ素子群は、 積層方向に伸びる第1柱状層と、 前記第1柱状層の側面に形成され且つ前記抵抗変化素子として機能する第1絶縁層と、 前記第1絶縁層を介して前記第1柱状層を取り囲むように形成された第1導電層とを備え、 前記第1導電層は、金属にて構成され、 前記第1柱状層は、前記第1導電層と共に前記ショットキーダイオードを構成する不純物濃度をもつ半導体にて構成されている ことを特徴とする不揮発性半導体記憶装置。
IPC (1件)：
H01L 27/10
FI (1件)：
H01L27/10 431
Fターム (20件)：
5F083CR14 ,  5F083GA02 ,  5F083GA10 ,  5F083GA11 ,  5F083GA28 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA06 ,  5F083KA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083PR39 ,  5F083PR40
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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