特許
J-GLOBAL ID：201303083978483225
半導体チップ搭載用基板及びその製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
長谷川 芳樹
, 清水 義憲
, 酒巻 順一郎
公報種別：公開公報
出願番号（国際出願番号）：特願2012-044658
公開番号（公開出願番号）：特開2013-182959
出願日： 2012年02月29日
公開日（公表日）： 2013年09月12日
要約：
【課題】優れたワイヤボンディング性を得、微細配線を形成する際のブリッジの発生を低減し、優れたはんだ接続信頼性を有する半導体チップ搭載用基板の製造方法を提供する。【解決手段】内層板1、絶縁層21を隔て内層板上に設けられた第1の銅層32を有する積層体における第1の銅層上にレジスト4を形成するレジスト形成工程、第1の銅層上に電解銅めっきにより第2の銅層5を形成して導体回路50を得る導体回路形成工程、導体回路上に電解ニッケルめっきにより表面の結晶粒径の平均値が0.15μm以下のニッケル層6を形成するニッケル層形成工程、ニッケル層上に無電解パラジウムめっきにより第1のパラジウム層を形成する第1のパラジウム層13形成工程、レジストを除去するレジスト除去工程、第1の銅層をエッチング除去するエッチング工程、導体回路上に無電解金めっきにより金層を形成する金層形成工程を有する半導体チップ搭載用基板の製造方法。【選択図】図2
請求項（抜粋）：
内層回路を表面に有する内層板と、前記内層回路と一部で接続するように絶縁層を隔てて前記内層板上に設けられた第1の銅層と、を有する積層体における前記第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程と、
前記第1の銅層上の前記導体回路となるべき部分に、電解銅めっきにより第2の銅層を形成して、前記第1の銅層及び前記第2の銅層からなる前記導体回路を得る導体回路形成工程と、
前記導体回路上の少なくとも一部に、電解ニッケルめっきにより、前記導体回路とは反対側の面における結晶粒径の平均値が0.15μm以下のニッケル層を形成するニッケル層形成工程と、
前記ニッケル層上の少なくとも一部に、無電解パラジウムめっきにより第1のパラジウム層を形成する第1のパラジウム層形成工程と、
前記レジストを除去するレジスト除去工程と、
前記レジストに覆われていた部分の前記第1の銅層をエッチングにより除去するエッチング工程と、
前記ニッケル層及び前記第1のパラジウム層が形成された前記導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程と、を有する半導体チップ搭載用基板の製造方法。
IPC (1件)：
FI (1件)：
引用特許：
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