特許
J-GLOBAL ID：201103095875869978

半導体チップ搭載用基板及びその製造方法

発明者：
江尻 芳則

江尻 芳則 について

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長谷川 清

長谷川 清 について

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櫻井 健久

櫻井 健久 について

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坪松 良明

坪松 良明 について


出願人/特許権者：
日立化成工業株式会社

日立化成工業株式会社 について


代理人 (2件)： 長谷川 芳樹 ,  清水 義憲
公報種別：公開公報
出願番号（国際出願番号）：特願2009-205856
公開番号（公開出願番号）：特開2011-060824
出願日： 2009年09月07日
公開日（公表日）： 2011年03月24日
要約：
【課題】微細配線を形成する場合であっても、ブリッジの発生を低減でき、しかも優れたワイヤボンディング性及びはんだ接続信頼性を得ることが可能な半導体チップ搭載用基板の製造方法を提供する。【解決手段】内層回路102を表面に有する内層板1と絶縁層21を隔てて内層板1上に設けられた第1の銅層32とを有する積層体における第1の銅層32上に、導体回路50となるべき部分を除いてレジスト4を形成するレジスト形成工程、第1の銅層32上に電解銅めっきにより第2の銅層5を形成して導体回路50を得る導体回路形成工程、導体回路50上の少なくとも一部に、電解ニッケルめっきによりニッケル層を形成するニッケル層形成工程、レジスト4を除去するレジスト除去工程、第1の銅層32をエッチングにより除去するエッチング工程、及び導体回路50上の少なくとも一部に、無電解金めっきにより金層を形成する。【選択図】図1
請求項（抜粋）：
内層回路を表面に有する内層板と、前記内層回路と一部で接続するように絶縁層を隔てて前記内層板上に設けられた第1の銅層と、を有する積層体における前記第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程と、 前記第1の銅層上の前記導体回路となるべき部分に、電解銅めっきにより第2の銅層を形成して、前記第1の銅層及び前記第2の銅層からなる前記導体回路を得る導体回路形成工程と、 前記導体回路上の少なくとも一部に、電解ニッケルめっきにより、前記導体回路とは反対側の面における結晶粒径の平均値が0.25μm以上であるニッケル層を形成するニッケル層形成工程と、 前記レジストを除去するレジスト除去工程と、 前記レジストに覆われていた部分の前記第1の銅層をエッチングにより除去するエッチング工程と、 前記ニッケル層が形成された前記導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程と、 を有する半導体チップ搭載用基板の製造方法。
IPC (2件)：
H01L 23/12 ,  H05K 3/46
FI (4件)：
H01L23/12 F ,  H05K3/46 B ,  H05K3/46 N ,  H05K3/46 S
Fターム (23件)：
5E346AA12 ,  5E346AA15 ,  5E346AA43 ,  5E346CC02 ,  5E346CC08 ,  5E346CC32 ,  5E346DD02 ,  5E346DD12 ,  5E346DD25 ,  5E346DD33 ,  5E346EE33 ,  5E346FF01 ,  5E346FF04 ,  5E346FF07 ,  5E346FF15 ,  5E346GG15 ,  5E346GG17 ,  5E346GG19 ,  5E346GG22 ,  5E346GG28 ,  5E346HH22 ,  5E346HH25 ,  5E346HH26
引用特許：
審査官引用 (4件)
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