特許
J-GLOBAL ID：201303085237445582
プログラマブルロジックデバイス
発明者：
,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2012-111153
公開番号（公開出願番号）：特開2012-257217
出願日： 2012年05月15日
公開日（公表日）： 2012年12月27日
要約：
【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後の論理ブロックの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。【解決手段】プログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。【選択図】図1
請求項（抜粋）：
複数の配線で電気的に接続された複数の論理ブロックを有し、
前記複数の論理ブロックそれぞれは、
複数の論理回路と、前記複数の論理回路のうち二つと電気的に接続され、格納されたデータに応じて当該二つの論理回路の出力の一を選択して出力する、少なくとも一以上のプログラマブルスイッチと、を有し、
前記プログラマブルスイッチは、
前記複数の論理回路の一の出力端子と、ソース電極またはドレイン電極の一方が電気的に接続され、当該プログラマブルスイッチの出力端子と、ソース電極またはドレイン電極の他方が電気的に接続される第1のトランジスタと、
前記複数の論理回路の他の一の出力端子と、ソース電極またはドレイン電極の一方が電気的に接続され、当該プログラマブルスイッチの出力端子と、ソース電極またはドレイン電極の他方が電気的に接続される第2のトランジスタと、
前記第1のトランジスタおよび前記第2のトランジスタのゲート電極と、ソース電極またはドレイン電極の一方が電気的に接続される第3のトランジスタと、を有し、
前記第3のトランジスタは酸化物半導体層を含み、
前記第3のトランジスタのソース電極またはドレイン電極の他方から入力された電位を、前記第1のトランジスタおよび前記第2のトランジスタのゲート電極に保持する、プログラマブルロジックデバイス。
IPC (1件)：
FI (1件)：
Fターム (11件)：
5J042BA01
, 5J042BA09
, 5J042BA11
, 5J042CA09
, 5J042CA20
, 5J042CA24
, 5J042CA25
, 5J042CA26
, 5J042CA27
, 5J042CA28
, 5J042DA00
