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J-GLOBAL ID：201402204834908065   整理番号：14A0552719

35%電源電圧変動の下での91倍の故障率改善を実現する動的変動耐性のための40nm回復力のあるキャッシュメモリ

A 40-nm Resilient Cache Memory for Dynamic Variation Tolerance Delivering ×91 Failure Rate Improvement under 35% Supply Voltage Fluctuation

著者 (16件)： NAKATA Yohei (Kobe Univ.) ,  KIMI Yuta (Kobe Univ.) ,  OKUMURA Shunsuke (Kobe Univ.) ,  JUNG Jinwook (Kobe Univ.) ,  SAWADA Takuya (Kobe Univ.) ,  TOSHIKAWA Taku (Kobe Univ.) ,  NAGATA Makoto (Kobe Univ.) ,  NAGATA Makoto (JST CREST) ,  NAKANO Hirofumi (Renesas Electronics Corp.) ,  YABUUCHI Makoto (Renesas Electronics Corp.) ,  FUJIWARA Hidehiro (Renesas Electronics Corp.) ,  NII Koji (Renesas Electronics Corp.) ,  KAWAI Hiroyuki (Renesas Electronics Corp.) ,  KAWAGUCHI Hiroshi (Kobe Univ.) ,  YOSHIMOTO Masahiko (Kobe Univ.) ,  YOSHIMOTO Masahiko (JST CREST)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E97.C  号： 4  ページ： 332-341 (J-STAGE)  発行年： 2014年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文は,40nm CMOSにおける動的変動耐性のための回復力のあるキャッシュメモリを提示した。このキャッシュは,大振幅電圧降下の下での持続演算を実行できる。持続演算を実現するために,この回復力のあるキャッシュは,7T/14Tビット強化SRAMとオンチップ電圧/温度モニタリング回路を活用した。7T/14Tビット強化SRAMは,信頼できるビット強化モードに,それ自身を動的に再構成できる。オンチップ電圧/温度モニタリング回路は,このキャッシュのパワーレイルの正確な供給電圧レベルをセンスすることができる。提案したキャッシュは,電圧/温度モニタリング結果を用いてその動作モードを動的に変化でき,大きな振幅電圧効果の下で確実に動作できる。実験結果は,V_ddの25%と30%の垂下で動作不良とならず,従来の設計に比べ,V_ddの35%垂下で,91倍の良好な故障率を提供する。(翻訳著者抄録)

シソーラス用語： 電圧 ,  *電圧変動 ,  *故障率 ,  改良 ,  変化 ,  *変動 ,  耐性 ,  キャッシュメモリ
準シソーラス用語： *改善 ,  *電源電圧 ,  *動的変動

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (14件)：

• [1] K.A. Bowman, C. Tokunaga, J.W. Tschanz, A. Raychowdhury, M.M. Khellah, B.M. Geuskens, S.L. Lu, S. Member, P.A. Aseron, T. Karnik, and V. De, “All-digital circuit-level dynamic variation monitor for silicon debug and adaptive clock control,” IEEE Trans. Circuits Syst. I, vol.58, no.9, pp.2017-2025, Sept. 2011.
• [2] K.A. Bowman, J.W. Tschanz, S.L. Lu, S. Member, P.A. Aseron, M.M. Khellah, A. Raychowdhury, B.M. Geuskens, C. Tokunaga, C.B. Wilkerson, T. Karnik, and V. De, “A 45nm resilient microprocessor core for dynamic variation tolerance,” IEEE J. Solid-State Circuits, vol.46, no.1, pp.194-208, Jan. 2011.
• [3] J. Tschanz, N.S. Kim, S. Dighe, J. Howard, G. Ruhl, S. Vangal, S. Narendra, Y. Hoskote, H. Wilson, C. Lam, M. Shuman, C. Tokunaga, D. Somasekhar, S. Tang, D. Finan, T. Karnik, N. Borkar, N. Kurd, and V. De, “Adaptive frequency and biasing techniques for tolerance to dynamic temperature-voltage variations and aging,” ISSCC Dig. of Tech. Papers, pp.292-293, Feb. 2007.
• [4] A. Raychowdhury, B. Geuskens, K. Bowman, J. Tschanz, S.L. Lu, T. Karnik, M. Khellah, and V. De, “Tunable replica bits for dynamic variation tolerance in 8T SRAM arrays,” IEEE J. Solid-State Circuits, vol.46, no.4, pp.797-805, April 2011.
• [5] J. Lee, Y.J. Lee, and Y.B. Kim, “SRAM Word-oriented redundancy methodology using built in self-repair,” Proc. IEEE Intl. System-on-Chip Conference (SOCC), pp.219-222, Sept. 2004.

タイトルに関連する用語 (6件)： 電源電圧 ,  故障率 ,  動的変動 ,  耐性 ,  回復 ,  キャッシュメモリ