文献

J-GLOBAL ID：201402286702899721   整理番号：14A0147017

FPGA向けアプリケーション依存テストのための効率的なスキャンBISTアーキテクチャ

Efficient Scan-Based BIST Architecture for Application-Dependent FPGA Test

著者 (10件)： 伊藤渓太 (奈良先端科学技術大学院大) ,  伊藤渓太 (JST-CREST) ,  米田友和 (奈良先端科学技術大学院大) ,  米田友和 (JST-CREST) ,  大和勇太 (奈良先端科学技術大学院大) ,  大和勇太 (JST-CREST) ,  畠山一実 (奈良先端科学技術大学院大) ,  畠山一実 (JST-CREST) ,  井上美智子 (奈良先端科学技術大学院大) ,  井上美智子 (JST-CREST)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 113  号： 353(DC2013 68-78)  ページ： 1-6  発行年： 2013年12月06日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文では,FPGA上のアプリケーション回路をテスト対象とした効率の良いスキャンBISTアーキテクチャを提案する。提案アーキテクチャは,BIST関連回路であるLFSR,MISRおよびテストポイント用のスキャンチェーンを実装するための回路構成資源として,プログラマブル・ロジックの代わりに,アプリケーション回路の実装に用いられていないメモリ・ブロックを効率良く使用する。提案アーキテクチャにおけるテストポイント用スキャンチェーンは,LOC方式のAt-speed遅延テストにおいて拡張スキャン動作を実現し,テスト品質を改善することが可能である。実験結果では,提案アーキテクチャが効率良く未使用回路構成資源を活用し,高いテスト品質を実現することを示す。(著者抄録)

シソーラス用語： *FPGA ,  *BIST ,  シフトレジスタ ,  回路設計 ,  埋込み【挿入】 ,  *専用プロセッサ ,  遅延特性
準シソーラス用語： LFSR ,  MISR【レジスタ】 ,  テスト容易化設計

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (6件)： FPGA ,  アプリケーション ,  テスト ,  スキャン ,  BIST ,  アーキテクチャ