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J-GLOBAL ID：201402297600576237   整理番号：14A0850756

二次元FDTD法のFPGA実行およびGPGPUとのその性能比較

An FPGA Implementation of the Two-Dimensional FDTD Method and Its Performance Comparison with GPGPU

著者 (7件)： TAKASU Ryota (Tokyo Univ. of Agriculture and Technol.) ,  TOMIOKA Yoichi (Tokyo Univ. of Agriculture and Technol.) ,  ISHIGAKI Yutaro (Tokyo Univ. of Agriculture and Technol.) ,  LI Ning (Tokyo Univ. of Agriculture and Technol.) ,  SHIBATA Tsugimichi (Tokyo Univ. of Agriculture and Technol.) ,  NAKANISHI Mamoru (NTT Microsystem Integration Laboratories) ,  KITAZAWA Hitoshi (Tokyo Univ. of Agriculture and Technol.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E97.C  号： 7  ページ： 697-706 (J-STAGE)  発行年： 2014年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 電磁場解析は時間のかかるプロセスであり,FPGAアクセラレータを使用する方法は本解析を速める魅力的な方法の一つである。他の方法としてはCPUやGPUを使用するものがある。本文では,二次元有限差分時間領域(FDTD)法に特化したFPGAアクセラレータを提案する。このアクセラレータは二次元単一命令多重データ(SIMD)アレイアーキテクチャに基づく。各処理要素(PE)はFDTD法に対して最適化された6段パイプラインから構成されている。更に,そのハードウェアで駆動信号発生およびインピーダンス終端も実現している。このアクセラレータは現用のFPGAアクセラレータよりも11倍高速で,NVIDIA Tesla C2075での並列計算よりも9倍高速であることを実証する。高速FDTDアクセラレータの応用として,導波路の設計最適化を示す。(翻訳著者抄録)

シソーラス用語： *二次元 ,  *有限差分時間領域法 ,  *FPGA ,  *専用プロセッサ ,  SIMD ,  *導波路 ,  *最適設計 ,  最適化 ,  データ処理システム ,  高速計算 ,  並列演算 ,  *アレイプロセッサ ,  データ転送 ,  固定小数点演算 ,  浮動小数点演算
準シソーラス用語： GPGPU ,  設計最適化 ,  アクセラレータ

分類 (2件)： 演算方式  (JC02020Z) ,  電磁気学一般  (BD01020N)

引用文献 (23件)：

• [1] R. N. Schneider, L. E. Turner, and M. M. Okoniewski, “Application of FPGA technology to accelerate the finite-difference time-domain (FDTD) method,” Proceedings of the 2002 ACM/SIGDA tenth international symposium on field-programmable gate arrays, FPGA '02, New York, NY, USA, pp. 97–105, ACM, Feb. 2002.
• [2] J. Nickolls, I. Buck, M. Garland, and K. Skadron, “Scalable parallel programming with CUDA,” Queue, vol. 6, no. 2, pp. 40–53, Mar./Apr. 2008.
• [3] J. P. Durbano, F. E. Ortiz, J. R. Humphrey, M. S. Mirotznik, and D. W. Prather, “Hardware implementation of a three-dimensional finite-difference time-domain algorithm,” Antennas and Wireless Propagation Letters, IEEE, vol. 2, no. 1, pp. 54–57, 2003.
• [4] W. Chen, P. Kosmas, M. Leeser, and C. Rappaport, “An FPGA implementation of the two-dimensional finite-difference time-domain (FDTD) algorithm,” Proceedings of the 2004 ACM/SIGDA 12th international symposium on field programmable gate arrays, FPGA '04, New York, NY, USA, pp. 213–222, ACM, 2004.
• [5] S. Endo, J. Sonoda, and M. Sato, “Acceleration of FDTD method with time and space pipeline in FPGA implementation,” The Transactions of the Institute of Electronics, Information and Communication Engineers. B, vol. 92, no. 1, pp. 243–249, Jan. 2009. (in Japanese).

タイトルに関連する用語 (4件)： FDTD法 ,  FPGA ,  GPGPU ,  性能比較