特許
J-GLOBAL ID：201403006610206658

相互接続テストのための遷移遅延検出器

発明者：
サンディープ・クマール・ゴエル

サンディープ・クマール・ゴエル について

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エリック・ヤン・マリニッセン

エリック・ヤン・マリニッセン について


出願人/特許権者：
アイメック

アイメック について

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タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド

タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド について


代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  川端 純市
公報種別：公開公報
出願番号（国際出願番号）：特願2013-217536
公開番号（公開出願番号）：特開2014-085348
出願日： 2013年10月18日
公開日（公表日）： 2014年05月12日
要約：
【課題】ダイ間相互接続によって互いに電気的に接続されたダイを備える構造物中のダイ間相互接続における遷移遅延欠陥をテストする。【解決手段】入力ポートでテストデータ値を受信する。データ記憶素子はテストデータ値を一時的に格納する。テストされる第1のダイ間相互接続に関して、別のダイ間相互接続により、第1のダイ間相互接続に電気的に接続され、データ記憶素子からのテストデータ値をデータ記憶素子に戻すフィードバックループを形成する。データコンディショナは、格納されたテストデータ値から識別可能にするように、フィードバックされたテストデータ値を条件付ける。クロックパルス発生器は遅れたクロックパルスを生成する。選択論理回路は、生成された遅れたクロックパルス及びフィードバックされて条件つけられたテストデータ値をデータ記憶素子に適用する。データ記憶素子に格納されたテストデータ値を読み出す。【選択図】図3
請求項（抜粋）：
少なくとも第1のダイ間相互接続(Interconnect 1)によって互いに電気的に接続された少なくとも第1のダイ(Die 1)及び第2のダイ(Die 2)を備える構造物中のダイ間相互接続における遷移遅延欠陥をテストするためのテスト回路(30)であって、 上記テスト回路(30)は、 テストデータ値を受信するための入力ポート、 上記テストデータ値を一時的に格納するためのデータ記憶素子(33)、 少なくともテストされる上記第1のダイ間相互接続(Interconnect 1)に関して、上記第1のダイ間相互接続(Interconnect 1)に電気的に接続され(32)、上記データ記憶素子(33)からのテストデータ値を上記データ記憶素子(33)に転送して戻すためのフィードバックループを形成するように構成された、別のダイ間相互接続(Interconnect 2)、 それを実装検査データ値から識別可能にするようにフィードバックされたテストデータ値に条件付けるためのデータコンディショナ、 遅れたクロックパルスを生成するためのクロックパルス発生器(36)、 上記生成された遅れたクロックパルス及び上記フィードバックされて条件つけられたテストデータ値を上記データ記憶素子に適用するための選択論理回路、及び、 上記データ記憶素子(33)に格納されたテストデータ値を読み出すための読み出し手段を備えるテスト回路。
IPC (4件)：
G01R 31/28 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (2件)：
G01R31/28 V ,  H01L25/08 H
Fターム (9件)：
2G132AA14 ,  2G132AB01 ,  2G132AC03 ,  2G132AD06 ,  2G132AD07 ,  2G132AG08 ,  2G132AK22 ,  2G132AL06 ,  2G132AL11
引用特許：
審査官引用 (4件)
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