特許

J-GLOBAL ID：201403006624031028

半導体装置およびその製造方法

発明者： 鳥羽 功一 ,  茶木原 啓 ,  川嶋 祥之
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (4件)： 筒井 大和 ,  菅田 篤志 ,  筒井 章子 ,  坂次 哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2013-039678
公開番号（公開出願番号）：特開2014-168002
出願日： 2013年02月28日
公開日（公表日）： 2014年09月11日
要約：

【課題】スプリットゲート構造のMONOS型メモリセルにおいて、選択ゲート電極とメモリゲート電極との間で短絡が起きることを防ぎ、半導体装置の信頼性を向上させる。【解決手段】互いに隣接し、第1方向に延在する選択ゲート電極CG1およびメモリゲート電極MG1を有するMONOSメモリにおいて、第1方向における選択ゲート電極CG1の端部のシャント部CS1以外の領域の選択ゲート電極CG1の上面をキャップ絶縁膜CA1により覆う。メモリゲート電極MG1は、キャップ絶縁膜CA1から露出するシャント部CS1の上面と、キャップ絶縁膜CA1との境界に対して、キャップ絶縁膜CA1側で終端している。【選択図】図1

請求項（抜粋）：

半導体基板上に第1ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿う第1方向に延在する、第1選択ゲート電極および前記第1選択ゲート電極上の第1キャップ絶縁膜からなる第1積層膜と、 前記第1選択ゲート電極の、前記第1方向に延在する第1側壁の反対側の第2側壁に、第1電荷蓄積層を含む第2ゲート絶縁膜を介して隣接し、前記第1方向に延在する第1メモリゲート電極と、 前記第1方向における前記第1選択ゲート電極の端部であって、平面視において前記第1キャップ絶縁膜から露出する第1給電部と、 前記第1給電部の上面に接続された第1プラグと、 を有し、 前記第1メモリゲート電極は、平面視における前記第1給電部および前記第1キャップ絶縁膜間の境界よりも前記第1キャップ絶縁膜側で終端している、半導体装置。

IPC (6件)：

H01L 27/115 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371

Fターム (51件)：

5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP63 ,  5F083EP68 ,  5F083ER21 ,  5F083GA02 ,  5F083GA06 ,  5F083GA11 ,  5F083GA27 ,  5F083HA01 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083KA01 ,  5F083KA18 ,  5F083LA00 ,  5F083LA11 ,  5F083LA21 ,  5F083MA05 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR06 ,  5F083PR40 ,  5F083PR45 ,  5F083PR46 ,  5F083PR55 ,  5F083PR56 ,  5F083ZA07 ,  5F083ZA08 ,  5F101BA44 ,  5F101BA45 ,  5F101BA47 ,  5F101BB02 ,  5F101BB08 ,  5F101BD07 ,  5F101BD22 ,  5F101BD27 ,  5F101BD32 ,  5F101BD35 ,  5F101BD36 ,  5F101BE07 ,  5F101BH21

引用特許：

審査官引用 (3件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2011-153937   出願人：ルネサスエレクトロニクス株式会社
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2008-254829   出願人：株式会社ルネサステクノロジ
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2010-203164   出願人：ルネサスエレクトロニクス株式会社