特許
J-GLOBAL ID：201403007361530322

半導体装置及びその製造方法

発明者：
白土 猛英

白土 猛英 について


出願人/特許権者：
白土 猛英

白土 猛英 について


公報種別：公開公報
出願番号（国際出願番号）：特願2012-133003
公開番号（公開出願番号）：特開2013-258258
出願日： 2012年06月12日
公開日（公表日）： 2013年12月26日
要約：
【課題】包囲型ゲート電極及びソースドレイン領域下絶縁膜包囲型空孔付きのSOI構造のMIS電界効果トランジスタの提供【解決手段】 p型のシリコン基板1上に選択的にシリコン酸化膜2が設けられ、シリコン酸化膜2上にシリコン酸化膜7で全周囲を包囲された一対の空孔8が設けられ、一対の空孔8上のシリコン酸化膜7の直上には対向する一対のSi層5がそれぞれ設けられ、一対のSi層5間に対向する2側面をそれぞれ接してSi層6が設けられ、Si層6の残りの全周囲にゲート絶縁膜13を介してSi層6を包囲している構造のゲート電極14がシリコン酸化膜2上に設けられ、Si層5には概略ソースドレイン領域(9、10、11、12)が設けられ、Si層6には概略チャネル領域が設けられ、ソースドレイン領域(9、12)及び包囲型ゲート電極14にはCu配線が接続されているMIS電界効果トランジスタ。【選択図】図1
請求項（抜粋）：
半導体基板と、前記半導体基板上に選択的に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜で全周囲を包囲された一対の空孔と、前記一対の空孔上の前記第2の絶縁膜の直上にそれぞれ設けられた対向する一対の第1の半導体層と、前記一対の第1の半導体層間に、対向する2側面をそれぞれ接して設けられた第2の半導体層と、前記第2の半導体層の残りの全周囲にゲート絶縁膜を介して、前記第1の絶縁膜上に設けられた、前記第2の半導体層を包囲している構造のゲート電極と、前記第1の半導体層に概略設けられたソースドレイン領域と、前記第2の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなることを特徴とする半導体装置。
IPC (2件)：
H01L 21/336 ,  H01L 29/786
FI (3件)：
H01L29/78 626C ,  H01L29/78 618B ,  H01L29/78 627Z
Fターム (43件)：
5F110AA01 ,  5F110AA02 ,  5F110AA06 ,  5F110AA23 ,  5F110BB01 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD21 ,  5F110DD24 ,  5F110EE05 ,  5F110EE14 ,  5F110EE32 ,  5F110FF02 ,  5F110GG02 ,  5F110GG06 ,  5F110GG42 ,  5F110GG44 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ21 ,  5F110HJ23 ,  5F110HK05 ,  5F110HL01 ,  5F110HL02 ,  5F110HL04 ,  5F110HL14 ,  5F110HL22 ,  5F110HL24 ,  5F110HL27 ,  5F110HM02 ,  5F110HM07 ,  5F110HM15 ,  5F110HM17 ,  5F110HM19 ,  5F110NN02 ,  5F110NN03 ,  5F110NN22 ,  5F110NN24 ,  5F110NN25 ,  5F110NN35 ,  5F110NN65 ,  5F110QQ19
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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