特許
J-GLOBAL ID：200903010345897683
電界効果型トランジスタおよびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-186294
公開番号（公開出願番号）：特開2000-022158
出願日： 1998年07月01日
公開日（公表日）： 2000年01月21日
要約：
【要約】【課題】 埋め込み絶縁層上の半導体層(SOI)に形成された電界効果型トランジスタの特性劣化を抑制する。【解決手段】 シリコン基板101上に、厚さ20nmの空洞102を介し、厚さ10nmの単結晶シリコンよりなる半導体層103を備え、この半導体層103上には、厚さ3nmのゲート絶縁膜104を介してn+ ポリシリコンよりなるゲート電極105を備え、この下部の領域を挾むようにソース・ドレイン領域106を備えている。
請求項（抜粋）：
基板上に形成された埋め込み絶縁層と、この埋め込み絶縁層上に接して形成された半導体層と、この半導体層上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極下部の領域を残してこれを挾むように前記半導体層にその表面より形成されたソースおよびドレイン領域とを備え、少なくとも前記埋め込み絶縁層のうち前記ソースおよびドレイン領域に挾まれた前記半導体層下の一部の領域は、シリコン酸化物より誘電率が低い低誘電率層となっていることを特徴とする電界効果型トランジスタ。
FI (2件)：
H01L 29/78 626 B
, H01L 29/78 626 C
