特許
J-GLOBAL ID：201403012726801634
ワイドバンドギャップ半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2012-128227
公開番号（公開出願番号）：特開2013-254789
出願日： 2012年06月05日
公開日（公表日）： 2013年12月19日
要約：
【課題】チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することのできる技術を提供する。【解決手段】SiCパワーMOSFETのp型のウェル領域5にn型不純物を導入して、チャネルにチャネル中性層7を形成し、ゲート絶縁膜8とチャネル中性層7との界面から深さ方向に200nmまでの領域において、n型不純物濃度の平均値を同領域のp型不純物濃度の平均値の2倍以下とする。【選択図】図1
請求項（抜粋）：
第1主面および前記第1主面と反対面の第2主面を有し、ワイドバンドギャップ半導体材料からなる第1導電型の基板と、
前記基板の前記第1主面上に形成された前記第1導電型のドリフト層と、
前記ドリフト層の表面から第1深さを有し、前記ドリフト層内に前記第1導電型とは異なる第2導電型の第1不純物が導入されて形成された前記第2導電型のウェル領域と、
前記ドリフト層の表面から第2深さを有し、前記ウェル領域の端部と離間して、前記ウェル領域内に前記第1導電型の第2不純物が導入されて形成された前記第1導電型のソース領域と、
前記ドリフト層の表面から第3深さを有し、前記ウェル領域の端部と前記ソース領域との間の前記ウェル領域内に前記第1導電型の第3不純物が導入されて形成されたチャネル中性層と、
前記チャネル中性層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第2主面側に形成された前記第1導電型のドレイン領域と、
を有し、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に200nmまでの領域において、前記第1導電型の不純物濃度の平均値が同領域の前記第2導電型の不純物濃度の平均値の2倍以下であることを特徴とするワイドバンドギャップ半導体装置。
IPC (2件)：
FI (5件)：
H01L29/78 652E
, H01L29/78 652T
, H01L29/78 652M
, H01L29/78 652L
, H01L29/78 653A
