特許
J-GLOBAL ID：201403014776070366

半導体装置及び半導体装置の製造方法

発明者：
隅田 渉

隅田 渉 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (2件)： 速水 進治 ,  天城 聡
公報種別：公開公報
出願番号（国際出願番号）：特願2012-129480
公開番号（公開出願番号）：特開2013-254844
出願日： 2012年06月07日
公開日（公表日）： 2013年12月19日
要約：
【課題】縦型トランジスタのオン抵抗が上昇することを抑制する。【解決手段】低濃度P型不純物層PLは、ドレイン層DRNの上に位置しており、ドレイン層DRNよりも不純物濃度が低い。ベース層BSEはN型の不純物層であり、低濃度P型不純物層PLの上に位置している。ゲート絶縁膜GIは、凹部TRNの側面に形成されている。底面絶縁膜BIは、凹部TRNの底面及び側面の下部に形成されており、ゲート絶縁膜GIよりも厚い。ゲート電極GT1は、凹部TRNに埋め込まれている。凹部TRNの底面を含む厚さ方向の断面である第1断面において、低濃度P型不純物層PLのP型の不純物濃度である第1プロファイルは略一定であり、最大値と最小値の差が最大値と最小値の平均値の10%以下である。また第1プロファイルは、極大値と、前記極大値よりも前記ドレイン層側に位置する極小値とを有している。【選択図】図1
請求項（抜粋）：
P型のドレイン層と、 前記ドレイン層上に形成され、前記ドレイン層よりも不純物濃度が低い低濃度P型不純物層と、 前記低濃度P型不純物層上に位置するN型のベース層と、 前記ベース層に形成されていて下端が前記低濃度P型不純物層内に位置している凹部の側面に形成されたゲート絶縁膜と、 前記凹部の底面及び前記側面の下部に形成され、前記ゲート絶縁膜よりも厚い底面絶縁膜と、 前記凹部に埋め込まれたゲート電極と、 前記ベース層に、前記ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するP型のソース層と、 を備え、 前記底面絶縁膜のうち前記凹部の底面に位置する部分の厚さをtbとしたとき、前記凹部の底面を含む厚さ方向の断面である第1断面において、前記低濃度P型不純物層のP型の不純物濃度のプロファイルは、前記底面絶縁膜からの距離が0.5tb以上3.0tb以下の範囲内において変動幅が10%以下である半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
FI (9件)：
H01L29/78 652H ,  H01L29/78 652K ,  H01L29/78 653C ,  H01L29/78 652S ,  H01L29/78 652D ,  H01L29/78 658G ,  H01L29/78 658B ,  H01L29/78 658F ,  H01L29/78 658A
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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