特許
J-GLOBAL ID：201403016466452644

ラッチプレデコーダ回路を有するクロック制御メモリ

発明者：
ヘマ ラママーシー

ヘマ ラママーシー について

, 
ラビンドララージ ラマラジュ

ラビンドララージ ラマラジュ について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (1件)： 本田 淳
公報種別：公開公報
出願番号（国際出願番号）：特願2013-115493
公開番号（公開出願番号）：特開2013-257936
出願日： 2013年05月31日
公開日（公表日）： 2013年12月26日
要約：
【課題】ラッチプレデコーダ回路を有するクロック制御メモリを提供する。【解決手段】メモリは、複数のワード線を有するメモリアレイと、複数のラッチプリデコーダとワード線ドライバロジックとを含む。各ラッチプリデコーダはクロック信号および複数のアドレス信号を受信し、クロック信号のクロックサイクルの第1のエッジに応答して複数のアドレス信号の論理関数の結果をラッチし、クロック信号の第1のクロックサイクルの第2のエッジに応答して所定の値を提供し、第2のエッジに応答して、複数のラッチプリデコーダのすべてのラッチプリデコーダは同じ所定の値を提供する。ワード線ドライバロジックは、ラッチされた結果に応答して複数のワード線のうちの選択されたワード線を選択的に活性化させる。【選択図】図1
請求項（抜粋）：
メモリであって、 複数のワード線を有するメモリアレイと、 複数のラッチプリデコーダであって、各ラッチプリデコーダはクロック信号および複数のアドレス信号を受信し、前記クロック信号のクロックサイクルの第1のエッジに応答して前記複数のアドレス信号の論理関数の結果をラッチし、前記クロック信号の前記クロックサイクルの第2のエッジに応答して所定の値を提供し、 前記複数のラッチプリデコーダのすべてのラッチプリデコーダは、前記第2のエッジに応答して、同じ所定の値を提供する、複数のラッチプリデコーダと、 前記複数のラッチプリデコーダに結合されるワード線ドライバロジックであって、前記ラッチされた結果に応答して前記複数のワード線のうちの選択されたワード線を選択的に活性化させる、ワード線ドライバロジックと、を備えるメモリ。
IPC (2件)：
G11C 11/413 ,  G11C 11/408
FI (4件)：
G11C11/34 302A ,  G11C11/34 354B ,  G11C11/34 301A ,  G11C11/34 J
Fターム (28件)：
5B015JJ24 ,  5B015KA23 ,  5B015KB42 ,  5B015KB43 ,  5B015KB44 ,  5B015KB82 ,  5M024AA44 ,  5M024AA84 ,  5M024BB05 ,  5M024BB07 ,  5M024BB08 ,  5M024BB34 ,  5M024CC22 ,  5M024DD09 ,  5M024DD19 ,  5M024DD33 ,  5M024DD39 ,  5M024DD62 ,  5M024DD72 ,  5M024DD79 ,  5M024DD82 ,  5M024DD85 ,  5M024GG01 ,  5M024JJ32 ,  5M024JJ35 ,  5M024PP01 ,  5M024PP03 ,  5M024PP07
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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