特許
J-GLOBAL ID：201403051650844148
クロックサイクルの第1の部分におけるワード線活性化によるクロック制御メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
本田 淳
公報種別：公開公報
出願番号（国際出願番号）：特願2013-115492
公開番号（公開出願番号）：特開2013-257935
出願日： 2013年05月31日
公開日（公表日）： 2013年12月26日
要約：
【課題】クロック制御メモリを提供する。【解決手段】メモリは複数のラッチプリデコーダを備える。各ラッチプリデコーダは、電源電圧とラッチとの間に結合されクロック信号に結合される制御電極を有する第1のトランジスタと、第1のトランジスタに結合され第1のアドレスビット信号に結合される制御電極を有する第2のトランジスタと、第2のトランジスタに結合され第2のアドレスビット信号に結合される制御電極を有する第3のトランジスタと、第3のトランジスタに結合されクロック信号が遅延され反転された信号に結合される制御電極とを有する第4のトランジスタと、第4のトランジスタとグランドとの間に結合されクロック信号に結合される制御電極を有する第5のトランジスタと、クロック信号のクロックサイクルの第1の部分では事前復号値が提供され、クロックサイクルの第2の部分では所定の論理レベルが提供される出力とを含む。【選択図】図3
請求項（抜粋）：
メモリであって、
複数のワード線を有するメモリアレイと、
複数のラッチプリデコーダと、
前記複数のラッチプリデコーダと前記メモリアレイとの間に結合されているワード線ドライバロジックと、を備え、
前記複数のラッチプリデコーダの各々は、
ラッチと、
電源電圧に結合される第1の電流電極と、前記ラッチに結合される第2の電流電極と、クロック信号に結合される制御電極とを有する、第1の導電型の第1のトランジスタと、
前記第1のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第1のアドレスビット信号に結合される制御電極とを有する、前記第1の導電型の反対の導電型である第2の導電型の第2のトランジスタと、
前記第2のトランジスタの前記第2の電流電極に結合される第1の電流電極と、第2の電流電極と、第2のアドレスビット信号に結合される制御電極とを有する、前記第2の導電型の第3のトランジスタと、
前記第3のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号が遅延され反転された信号に結合される制御電極と、第2の電流電極とを有する、前記第2の導電型の第4のトランジスタと、
前記第4のトランジスタの前記第2の電流電極に結合される第1の電流電極と、前記クロック信号に結合される制御電極と、グランドに結合される第2の電流電極とを有する、前記第2の導電型の第5のトランジスタと、
出力と、を備え、該出力は、前記クロック信号のクロックサイクルの第1の部分では前記ラッチにおいてラッチされた値に対応する事前復号値を提供し、前記クロック信号の前記クロックサイクルの第2の部分では所定の論理レベルを提供し、前記事前復号値は前記第1のアドレスビット信号および前記第2のアドレスビット信号の論理関数を表し、
前記ワード線ドライバロジックは、前記クロックサイクルの前記第1の部分に前記複数のラッチプリデコーダによって提供される前記事前復号値に基づいて、前記複数のワード線のうちの選択されるワード線を活性化させる、メモリ。
IPC (1件)：
FI (1件)：
Fターム (5件)：
5B015HH01
, 5B015HH03
, 5B015JJ24
, 5B015KB46
, 5B015KB50
