特許
J-GLOBAL ID：201403023516169880
半導体装置
発明者：
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出願人/特許権者：
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代理人 (2件)：
池田 憲保
, 福田 修一
公報種別：特許公報
出願番号（国際出願番号）：特願2013-134441
公開番号（公開出願番号）：特開2013-232666
特許番号：特許第5590362号
出願日： 2013年06月27日
公開日（公表日）： 2013年11月14日
請求項（抜粋）：
【請求項1】 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
第1の半導体層とその表面の少なくとも一部を覆う第1のゲート絶縁層とを有するnチャンネルトランジスタと、第2の半導体層とその表面の少なくとも一部を覆う第2のゲート絶縁層とを有するpチャンネルトランジスタとを有し、
前記第1の半導体層のチャンネルを形成する第1の領域の表面が(100)面または(100)面から±10°以内の面及び(110)面または(110)面から±10°以内の面の少なくとも一方を有し、
前記第2の半導体層のチャンネルを形成する第2の領域の表面が(110)面または(110)面から±10°以内の面及び(100)面または(100)面から±10°以内の面の少なくとも一方を有し、
前記第1の領域及び前記第2の領域の各両端にソース領域及びドレイン領域とソース電極及びドレイン電極とをそれぞれ備え、
前記第1及び第2の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を4Ω・μm以下とし、かつ
前記第1の領域と前記第1のゲート絶縁層との界面及び前記第2の領域と前記第2のゲート絶縁層との界面を、各領域のソースからドレインに向かう方向での長さ2nmにおけるピーク・トゥ・バレイが0.3nm以下であるような平坦度にし、
前記nチャンネルトランジスタ及び前記pチャンネルトランジスタはともにノーマリオフであり、かつ前記nチャンネルトランジスタ及び前記pチャンネルトランジスタの片方をインバーション型及びアキュムレーション型の一方とし、他方をインバーション型及びアキュムレーション型の前記一方または他方としたことを特徴とする半導体装置。
IPC (8件)：
H01L 27/092 ( 200 6.01)
, H01L 21/8238 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
, H01L 29/78 ( 200 6.01)
, H01L 27/08 ( 200 6.01)
, H01L 21/28 ( 200 6.01)
, H01L 29/417 ( 200 6.01)
H01L 27/08 321 B
, H01L 29/78 618 Z
, H01L 29/78 616 V
, H01L 29/78 626 C
, H01L 29/78 301 Q
, H01L 29/78 301 S
, H01L 27/08 321 C
, H01L 27/08 331 E
, H01L 21/28 301 S
, H01L 29/50 M
, H01L 21/28 301 R
