特許

J-GLOBAL ID：201403031667342595

不揮発性半導体記憶装置

発明者： 安田 直樹
出願人/特許権者： 株式会社東芝
代理人 (16件)： 蔵田 昌俊 ,  福原 淑弘 ,  中村 誠 ,  野河 信久 ,  白根 俊郎 ,  峰 隆司 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  赤穂 隆雄 ,  井上 正 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓
公報種別：公開公報
出願番号（国際出願番号）：特願2013-111256
公開番号（公開出願番号）：特開2014-007392
出願日： 2013年05月27日
公開日（公表日）： 2014年01月16日
要約：

【課題】消去特性を確保し、データ保持特性のバラつきを低減し、繰り返し書き込み/消去によるデータ保持特性の劣化を抑制する。【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に交互に積層された複数の導電層CGおよび絶縁層64と、前記複数の導電層および絶縁層内に設けられた積層方向に延びるホール53の内面上に形成されたブロック絶縁層61と、前記ブロック絶縁層上に形成された電荷蓄積層62と、前記電荷蓄積層上に形成されたトンネル絶縁層63と、前記トンネル絶縁層上に形成された半導体層SPと、を具備し、前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をR1、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をR2とした場合、下記(3)式が成立する。【選択図】図5

請求項（抜粋）：

半導体基板と、 前記半導体基板上に交互に積層された複数の導電層および絶縁層と、 前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が酸化シリコンで構成されたブロック絶縁層と、 前記ブロック絶縁層上に形成され、窒化シリコンで構成された電荷蓄積層と、 前記電荷蓄積層上に形成され、酸化シリコンで構成され、シリコン微結晶を含むトンネル絶縁層と、 前記トンネル絶縁層上に形成された半導体層と、 を具備し、 前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をR1、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をR2、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をR3、積層方向における前記導電層の膜厚をLとした場合、下記(1)乃至(3)式が成立することを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/10

FI (3件)：

H01L29/78 371 ,  H01L27/10 434 ,  H01L27/10 481

Fターム (24件)：

5F083EP18 ,  5F083EP22 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER21 ,  5F083GA10 ,  5F083GA11 ,  5F083JA04 ,  5F083JA33 ,  5F083LA03 ,  5F083LA05 ,  5F083LA10 ,  5F101BA45 ,  5F101BB02 ,  5F101BB03 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE01 ,  5F101BE02 ,  5F101BE07

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2010-066940   出願人：株式会社東芝
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2009-150738   出願人：株式会社東芝