特許
J-GLOBAL ID：201403037809456184

半導体記憶装置

発明者：
常盤 直哉

常盤 直哉 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (13件)： 蔵田 昌俊 ,  福原 淑弘 ,  中村 誠 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  赤穂 隆雄 ,  井上 正 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子
公報種別：公開公報
出願番号（国際出願番号）：特願2012-196396
公開番号（公開出願番号）：特開2014-053056
出願日： 2012年09月06日
公開日（公表日）： 2014年03月20日
要約：
【課題】消去時間の短い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリユニットを含む。各メモリユニットは、第1および第2端の間に直列接続された第1トランジスタ(SDTr)と複数のメモリセルトランジスタ(MTr)と第2トランジスタ(SSTr)とを含む。複数のメモリユニットの各々のうち、対応するメモリセルトランジスタの制御ゲート電極は共通に接続されている。ビット線(BL)は、複数のメモリユニットの第1端に共通に接続されている。ソース線(SL)は、複数のメモリユニットの第2端に共通に接続されている。センスアンプ(3)は、イネーブル信号(STBn)を受け取ると、ビット線上の電流または電圧をセンスおよび増幅する。複数のメモリセルユニットのデータの消去を指示する信号が無効論理に遷移した後の消去ベリファイの間の制御ゲート電極に消去ベリファイのための電圧が印加されている間にイネーブル信号が2回以上有効にされる。【選択図】図1
請求項（抜粋）：
第1および第2端の間に直列接続された第1トランジスタと複数のメモリセルトランジスタと第2トランジスタとを各々が具備する複数のメモリユニットであって、前記複数のメモリユニットの各々のうち、対応するメモリセルトランジスタの制御ゲート電極は共通に接続されている、複数のメモリユニットと、 前記複数のメモリユニットの前記第1端に共通に接続されたビット線と、 前記複数のメモリユニットの前記第2端に共通に接続されたソース線と、 イネーブル信号を受け取ると、前記ビット線上の電流または電圧をセンスおよび増幅するセンスアンプと、 を具備し、 前記複数のメモリセルユニットのデータの消去を指示する信号が無効論理に遷移した後の消去ベリファイの間の前記制御ゲート電極に消去ベリファイのための電圧が印加されている間に前記イネーブル信号が2回以上有効にされる、 ことを特徴とする半導体記憶装置。
IPC (3件)：
G11C 16/02 ,  G11C 16/04 ,  G11C 16/06
FI (3件)：
G11C17/00 612B ,  G11C17/00 622E ,  G11C17/00 634C
Fターム (13件)：
5B125BA02 ,  5B125CA01 ,  5B125DC03 ,  5B125DC08 ,  5B125DC11 ,  5B125DE17 ,  5B125DE20 ,  5B125EA05 ,  5B125EE09 ,  5B125EE18 ,  5B125EF10 ,  5B125FA01 ,  5B125FA02
引用特許：
審査官引用 (4件)
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