特許
J-GLOBAL ID：201403042673288561
メモリコントローラおよびかかるメモリコントローラの動作方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
特許業務法人浅村特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2014-516433
公開番号（公開出願番号）：特表2014-517431
出願日： 2012年05月29日
公開日（公表日）： 2014年07月17日
要約：
不均等アクセスタイミング特性を有するタイプのメモリデバイスへのアクセスを制御するために、メモリコントローラが提供される。メモリコントローラは少なくとも1つのトランザクションソースから発行されたトランザクションを受信するためのインターフェースを有し、各トランザクションは、そのトランザクションのためにアクセスされるメモリアドレスを指定し、そのトランザクションに関連付けられる優先順位指標を含む。インターフェースによって受信され、まだメモリデバイスに発行されていないトランザクションを、未決着のトランザクションとして一時的に記憶するために、バッファが使用され、バッファは、少なくとも1つの優先順位ベースで順序付けられたリストと、少なくとも1つのアクセスタイミングで順序付けられたリストとを含む、記憶された未決着のトランザクションのための複数の順序付けられたリストを維持する。各優先順位ベースで順序付けられたリストは多数のエントリを有し、各エントリは未決着のトランザクションのうちの1つに関連付けられ、各エントリは、関連付けられた未決着のトランザクションの優先順位指標に基づいてその優先順位ベースで順序付けられたリスト内に順序付けられる。各アクセスタイミングで順序付けられたリストは多数のエントリを有し、各エントリは未決着のトランザクションのうちの1つに関連付けられ、各アクセスタイミングで順序付けられたリストに関連付けられた未決着のトランザクションは、グループ内の1つのトランザクションのメモリアドレスがアクセスされると、メモリデバイスによってそのメモリアドレスに効率的にアクセスすることができる、トランザクショングループを形成する。アービトレーション回路は、複数の順序付けられたリストが、未決着のトランザクションからメモリデバイスに発行されるウィニングトランザクションを選択するように参照される、アービトレーション動作を実行する。次いで、ウィニングトランザクションに対するエントリが、複数の順序付けられたリストから除去される。アービトレーション動作が実行される時に、以前に選択されたウィニングトランザクションが、特定のアクセスタイミングで順序付けられたリストにエントリを有し、アクセスタイミングで順序付けられたリストがまだ非空白である場合、アービトレーション動作は、所定の例外条件の非存在下で、ウィニングトランザクションとして、アクセスタイミングで順序付けられたリストにエントリを有する未決着のトランザクションのうちの1つを選択するように構成される。かかるアプローチにより、種々のトランザクションの優先順位が考慮されることを確実としながら、メモリアクセス時間を向上させるために、トランザクションの再順序付けの間でバランスが達成されることを可能にする。
請求項（抜粋）：
メモリデバイスへのアクセスを制御するためのメモリコントローラであって、前記メモリデバイスは、メモリアドレスへのアクセスにかかる時間が前記メモリデバイス内の先行するアクセスアクティビティに依存するように、不均等アクセスタイミング特性を有し、前記メモリコントローラは、
少なくとも1つのトランザクションソースから発行されたトランザクションを受信するように構成されるインターフェースであって、各トランザクションは、そのトランザクションでアクセスされるメモリアドレスを指定し、そのトランザクションに関連付けられた優先順位指標を含む、前記インターフェースと、
未決着のトランザクションとして、前記インターフェースによって受信された、前記メモリコントローラによって前記メモリデバイスへまだ発行されていないそれらのトランザクションを一時的に記憶するように構成される記憶装置であって、前記記憶装置は、前記記憶された未決着のトランザクションの複数の順序付けられたリストを維持し、前記複数のリストは少なくとも1つの優先順位ベースで順序付けられたリストと、少なくとも1つのアクセスタイミングで順序付けられたリストとを含む、前記記憶装置と、を備え、
各優先順位ベースで順序付けられたリストは多数のエントリを有し、各エントリは前記未決着のトランザクションのうちの1つに関連付けられ、各エントリは、前記関連付けられた未決着のトランザクションの前記優先順位指標に基づいて、その優先順位ベースで順序付けられたリスト内において順序付けられ、
各アクセスタイミングで順序付けられたリストは多数のエントリを有し、各エントリは前記未決着のトランザクションのうちの1つに関連付けられ、各アクセスタイミングで順序付けられたリストに関連付けられる前記未決着のトランザクションは、グループ内の1つのトランザクションの前記メモリアドレスがアクセスされると、前記不均等アクセスタイミング特性に配慮した前記メモリデバイスによって、そのメモリアドレスに効率的にアクセスすることができる、トランザクショングループを形成し、
アービトレーション回路は、前記未決着のトランザクションから前記メモリデバイスに発行されるウィニング(winning)トランザクションを選択するように、前記複数の順序付けられたリストが参照されるアービトレーション動作を実行するように構成され、前記記憶装置は、前記複数の順序付けられたリストから、前記ウィニングトランザクションのためのいかなるエントリも除去するように構成され、
前記アービトレーション動作が実行される場合に、最後に前記アービトレーション動作が実行された時に選択された前記ウィニングトランザクションは、前記少なくとも1つのアクセスタイミングで順序付けられたリストのうちの1つにエントリを有し、その少なくとも1つのアクセスタイミングで順序付けられたリストがまだ非空白である場合、前記アービトレーション動作は、所定の例外条件が存在しない限り、前記ウィニングトランザクションとして、その少なくとも1つのアクセスタイミングで順序付けられたリストにエントリを有する前記未決着のトランザクションのうちの1つを選択するように構成される、メモリコントローラ。
IPC (1件)：
FI (1件)：
Fターム (1件)：
引用特許：
前のページに戻る
