特許
J-GLOBAL ID：201403044747792324

半導体装置及びその製造方法

発明者：
田中 啓安

田中 啓安 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2012-167689
公開番号（公開出願番号）：特開2014-027181
出願日： 2012年07月27日
公開日（公表日）： 2014年02月06日
要約：
【課題】加工ばらつきが抵抗素子の抵抗ばらつきに影響しにくい半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、下地膜と、下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体と、積層体を積層体の積層方向に貫通する溝内に設けられ、積層体を下地膜上で第1の方向に複数の抵抗素子ブロックに分離する第1の絶縁膜とを備えている。抵抗素子ブロックは、第1の方向及び積層体の積層方向に対して交差する第2の方向に延びる導電層からなるライン部と、ライン部から第1の方向に突出して設けられ、積層体を積層体の積層方向に貫通するホール内に設けられた第2の絶縁膜を有するホール形成部とを有する。【選択図】図3
請求項（抜粋）：
下地膜と、 前記下地膜上にそれぞれ交互に積層された複数の絶縁層と複数の導電層とを有する積層体であって、メモリ領域と、前記メモリ領域の周辺の周辺領域とを有する積層体と、 前記メモリ領域における前記積層体を前記積層体の積層方向に貫通して形成された第1のホール内に設けられたチャネルボディと、 前記第1のホールの側壁と前記チャネルボディとの間に設けられた、電荷蓄積膜を含むメモリ膜と、 前記周辺領域における前記積層体を前記積層体の積層方向に貫通する溝内に設けられ、前記積層体を前記下地膜上で第1の方向に複数の抵抗素子ブロックに分離する第1の絶縁膜と、 を備え、 前記抵抗素子ブロックは、 前記第1の方向及び前記積層体の積層方向に対して交差する第2の方向に延びる前記導電層からなるライン部と、 前記ライン部から前記第1の方向に突出して設けられ、前記積層体を前記積層体の積層方向に貫通する第2のホール内に設けられた第2の絶縁膜を有するホール形成部と、 を有する半導体装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371
Fターム (31件)：
5F083EP18 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA09 ,  5F083GA10 ,  5F083GA27 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA53 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA08 ,  5F083LA10 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA20 ,  5F083PR05 ,  5F083ZA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BD02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BH21
引用特許：
審査官引用 (3件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2008-068745   出願人：株式会社東芝
  • 半導体装置とその製造方法
    公報種別：公開公報   出願番号：特願2008-187840   出願人：ソニー株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願2008-266683   出願人：株式会社東芝

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