特許
J-GLOBAL ID：201403045581436571
少なくとも1つの導電性素子を形成する方法、半導体構造を形成する方法、メモリセルおよび関連する半導体構造を形成する方法
発明者：
,
,
,
,
出願人/特許権者：
代理人 (2件)：
野村 泰久
, 大菅 義之
公報種別：特許公報
出願番号（国際出願番号）：特願2013-558103
特許番号：特許第5582326号
出願日： 2012年03月13日
請求項（抜粋）：
【請求項1】 少なくとも1つの導電性素子を形成する方法であって、
誘電性材料の側壁によって画定された少なくとも1つの開口を含む構造の上に、金属を含む第1の導電性材料を形成することと、
前記第1の導電性材料の上に、銀を含む第2の導電性材料を形成することと、
前記構造をアニールして、前記第1の導電性材料および前記第2の導電性材料の少なくとも一部を含むアニールされた材料を形成することと、
研磨過程を行って、前記第1の導電性材料、前記第2の導電性材料、および前記アニールされた材料のうちの少なくとも1つを前記少なくとも1つの開口の非充填領域内に再分配することと、
を含む、方法。
IPC (6件)：
H01L 21/28 ( 200 6.01)
, H01L 27/105 ( 200 6.01)
, H01L 29/417 ( 200 6.01)
, H01L 21/768 ( 200 6.01)
, H01L 21/3205 ( 200 6.01)
, H01L 23/532 ( 200 6.01)
H01L 21/28 301 R
, H01L 27/10 448
, H01L 29/50 M
, H01L 21/90 A
, H01L 21/90 C
, H01L 21/88 B
, H01L 21/88 M
出願人引用 (8件)
全件表示
審査官引用 (5件)
全件表示
前のページに戻る
