特許

J-GLOBAL ID：201403046540957733

半導体装置及びその製造方法

発明者： 徐 文 植 ,  遠藤 哲郎
出願人/特許権者： エスケーハイニックス株式会社 ,  国立大学法人東北大学
代理人 (1件)： 特許業務法人中川国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-246969
公開番号（公開出願番号）：特開2014-096466
出願日： 2012年11月09日
公開日（公表日）： 2014年05月22日
要約：

【課題】 積層されたフローティングゲート間の干渉を低減するのに適する半導体装置及びその製造方法を提供する。【解決手段】 基板SUBから突出されて側壁に突出部Pを有するチャンネル膜CHと、該チャンネル膜CHを取り囲みながら突出部Pの間に形成されたフローティングゲートFGと、該フローティングゲートFGを取り囲みながらチャンネル膜CHに沿って積層されたコントロールゲートCGと、積層されたコントロールゲートCGの間に介在された層間絶縁膜13とを含み、フローティングゲートFGの側面と前記突出部Pの側面は段差kを有する。【選択図】 図1

請求項（抜粋）：

基板から突出されて側壁に突出部を有するチャンネル膜と、 前記チャンネル膜を取り囲みながら前記突出部の間に形成されたフローティングゲートと、 前記フローティングゲートを取り囲みながら前記チャンネル膜に沿って積層されたコントロールゲートと、 前記積層されたコントロールゲートの間に介在された層間絶縁膜と、 を含み、 前記フローティングゲートの側面と前記突出部の側面とは段差を有することを特徴とする半導体装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/824 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L27/10 434 ,  H01L29/78 371

Fターム (34件)：

5F083EP02 ,  5F083EP03 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083FZ07 ,  5F083GA01 ,  5F083GA09 ,  5F083GA10 ,  5F083GA12 ,  5F083GA22 ,  5F083GA27 ,  5F083HA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F101BA01 ,  5F101BA12 ,  5F101BB05 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE06

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2001-190386   出願人：舛岡富士雄, シャープ株式会社
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願2010-240949   出願人：株式会社東芝

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2001-190386   出願人：舛岡富士雄, シャープ株式会社